前　言筆者2004年開始學(xué)習(xí)FPGA，并被其強(qiáng)大的靈活性所吸引，從此一切成本不敏感的項(xiàng)目能用FPGA的，則不會考慮其他方案。從簡單的邏輯控制、MCU替代到高速的信號處理、網(wǎng)絡(luò)與通信應(yīng)用，沒有什么是一片F(xiàn)PGA（或含有處理器核）不能駕馭的，“一片不行，那就兩片！”在成本不敏感的領(lǐng)域，如科研、產(chǎn)品或芯片原型研發(fā)和驗(yàn)證中，F(xiàn)PGA扮演了極其重要的角色，因?yàn)樵谶@些領(lǐng)域往往包含大量特殊的、創(chuàng)新的定制邏輯和功能，或者具備極高的數(shù)據(jù)傳輸帶寬，并非MCU、MPU（DSP是MPU的一種）或應(yīng)用處理器所能勝任。
即使是MCU或MPU能夠勝任的工作，若使用FPGA來完成，你可以肆意揮灑自己的創(chuàng)意，構(gòu)建符合自己習(xí)慣的邏輯接口和功能，創(chuàng)造符合特殊要求的功能模塊和處理器外設(shè)，而不必像使用通用MCU或MPU那樣，需要學(xué)習(xí)為了功能通用而設(shè)置的紛繁復(fù)雜的接口、控制寄存器或API函數(shù)。當(dāng)然，一切的前提是項(xiàng)目成本不敏感，并且你具備深厚的FPGA開發(fā)功力——這比MCU或MPU開發(fā)要難很多。
但終端產(chǎn)品領(lǐng)域是FPGA尚無法觸及的，主要限制是成本、功耗和開發(fā)難度。在成本和功耗上，F(xiàn)PGA靈活的本質(zhì)決定了它無法與MCU或MPU抗衡，同時終端產(chǎn)品往往出貨量也很大，因而在高帶寬或特殊定制邏輯方面，也可以由ASIC勝任——ASIC在量大時成本極低。
而開發(fā)難度大則源于多個方面。在理論方面，想要學(xué)好FPGA，甚至說想要入門FPGA，都必須掌握扎實(shí)的數(shù)字邏輯基礎(chǔ)知識。在語言方面，用于FPGA開發(fā)的硬件描述語言（HDL）描述的數(shù)字邏輯電路是并行的，與人類思維的串行性（即一步一步的思考）不符，而MCU等開發(fā)使用的程序語言則符合人類思維的串行性，相對易于入門和掌握。依筆者淺見，“程序”一詞含有“依序執(zhí)行的過程”之意，與可綜合的硬件描述語言的并行性不符，因而本書盡量避免使用“程序”一詞指代可綜合的硬件描述語言代碼。
開發(fā)困難還源于FPGA技術(shù)近年來的快速發(fā)展和FPGA相關(guān)教育的滯后。
筆者自六年前開始面向華中科技大學(xué)啟明學(xué)院電工電子科技創(chuàng)新中心（以下簡稱“創(chuàng)新中心”）的學(xué)生開設(shè)與FPGA應(yīng)用相關(guān)的選修課，并為他們設(shè)計(jì)開發(fā)板，無論課程內(nèi)容還是開發(fā)板，每年都可能會變動以跟進(jìn)新的技術(shù)發(fā)展。
創(chuàng)新中心的學(xué)生主要來自全校各電類相關(guān)院系，并經(jīng)過嚴(yán)格的考核選入，都是理論成績和實(shí)踐能力兼優(yōu)并對電子技術(shù)有著濃厚興趣的學(xué)生。即便如此，筆者依然感受到FPGA應(yīng)用教學(xué)的困難，特別是在引導(dǎo)和幫助他們使用FPGA實(shí)現(xiàn)具備一定難度和深度的功能的時候，或者在實(shí)現(xiàn)一個完備的電子電路系統(tǒng)，比如將FPGA用作大學(xué)生電子設(shè)計(jì)競賽作品主控或者各類研究、雙創(chuàng)項(xiàng)目的主要實(shí)現(xiàn)平臺的時候。
筆者以為，F(xiàn)PGA應(yīng)用教學(xué)的困難直接反映了數(shù)字電路應(yīng)用教學(xué)的困難，這與傳統(tǒng)數(shù)字電路課程設(shè)置不無關(guān)系。在電子技術(shù)子領(lǐng)域日趨細(xì)分、國內(nèi)大學(xué)電類專業(yè)日趨細(xì)分的當(dāng)代，側(cè)重數(shù)字電路應(yīng)用的專業(yè)（如通信、電氣、自動化等）仍然在深入學(xué)習(xí)SR鎖存器的電路構(gòu)成，深入學(xué)習(xí)如何用74系列IC設(shè)計(jì)異步時序邏輯電路。筆者并不認(rèn)為這些不重要，但以為這些應(yīng)該是側(cè)重數(shù)字電路理論的專業(yè)（如電子、電信等）才需要深入學(xué)習(xí)的內(nèi)容，畢竟側(cè)重數(shù)字電路應(yīng)用的專業(yè)的學(xué)生以后一般不需要設(shè)計(jì)IC；不需要在數(shù)字邏輯電路中做晶體管級的優(yōu)化；也不需要為少數(shù)關(guān)鍵路徑而動用異步邏輯、鎖存器邏輯。相應(yīng)地，在側(cè)重數(shù)字電路應(yīng)用的專業(yè)中，現(xiàn)代數(shù)字電路應(yīng)用中的同步時序邏輯內(nèi)容并沒有提升到應(yīng)有的地位，與之相關(guān)的時鐘概念和知識、常用的時序邏輯功能單元、基礎(chǔ)的時序分析概念和知識也是比較缺失的。
在本書中，筆者提煉和擴(kuò)展了傳統(tǒng)數(shù)字電路課程中與FPGA應(yīng)用相關(guān)的部分，形成了本書的第1章，便于讀者快速強(qiáng)化FPGA應(yīng)用設(shè)計(jì)所需的數(shù)字電路基礎(chǔ)知識，尚未學(xué)習(xí)數(shù)字電路課程的低年級讀者也可以通過學(xué)習(xí)第1章來入門數(shù)字電路基礎(chǔ)。
第2章則是SystemVerilog（IEEE 1800—2012）簡明語法講解，主要側(cè)重可綜合（即可以在FPGA中實(shí)現(xiàn)）的語法，最新的IEEE 1800—2012標(biāo)準(zhǔn)較早期版本引入了不少“漂亮”的語法元素，讓筆者急切地想與讀者分享，后果是少數(shù)理應(yīng)可綜合的語法在目前主流開發(fā)工具中尚不支持，或許它們還需要一點(diǎn)時間來跟進(jìn)，遇到這些特例，書中均會給出解決方法。
第3章是使用ModelSim進(jìn)行Verilog功能仿真的簡單教程。
第4章是Verilog的基本應(yīng)用，這一章主要介紹各種數(shù)字邏輯基本功能單元的描述，并著重介紹了時鐘、使能的概念和跨時鐘域處理。從這一章起，我們正式開始了FPGA應(yīng)用設(shè)計(jì)之旅。
第5章介紹IO規(guī)范，首先通識性地介紹了IO連接的常識和常見電平規(guī)范，而后以四種常見外部邏輯接口規(guī)范為例，介紹了通用接口邏輯的設(shè)計(jì)和實(shí)現(xiàn)。希望讀者能在學(xué)習(xí)過程中領(lǐng)會到此類設(shè)計(jì)的一般思路和處理方法。
第6章介紹片上系統(tǒng)的內(nèi)部互連。片上系統(tǒng)（SoC）結(jié)合了通用處理器和FPGA邏輯的優(yōu)勢，實(shí)現(xiàn)了軟硬件協(xié)同設(shè)計(jì)，是當(dāng)下FPGA應(yīng)用技術(shù)的熱門。而要充分利用SoC的優(yōu)勢，發(fā)揮軟硬件協(xié)同的潛力，處理器系統(tǒng)與FPGA邏輯的高速互連至關(guān)重要。此章從一種簡單的互連接口入手，逐步過渡到目前應(yīng)用最為廣泛的AXI互連協(xié)議。
第7章介紹Verilog在數(shù)字