第1章 數(shù)字系統(tǒng)設(shè)計(jì)概述
1．1 數(shù)字系統(tǒng)的基本概念
1．2 數(shù)字系統(tǒng)的設(shè)計(jì)方法
1．2．1 三類常用芯片
1．2．2 數(shù)字系統(tǒng)的設(shè)計(jì)過程
1．3 EDA技術(shù)基礎(chǔ)
1．3．1 硬件描述語言HDL
1．3．2 EDA軟件開發(fā)工具
1．3．3 EDA芯片的設(shè)計(jì)開發(fā)流程
習(xí)題

第2章 數(shù)字技術(shù)基礎(chǔ)
2．1 數(shù)制與編碼
2．1．1 進(jìn)位計(jì)數(shù)制
2．1．2 數(shù)制轉(zhuǎn)換
2．1．3 幾種常用的編碼
2．2 邏輯代數(shù)
2．2．1 基本邏輯運(yùn)算
2．2．2 復(fù)合邏輯運(yùn)算
2．2．3 邏輯函數(shù)
2．2．4 邏輯代數(shù)的基本定律、規(guī)則和公式
2．2．5 邏輯函數(shù)的標(biāo)準(zhǔn)形式
2．3 邏輯函數(shù)的化簡
2．3．1 代數(shù)法化簡邏輯函數(shù)
2．3．2 卡諾圖法（圖解法）化簡邏輯函數(shù)
2．3．3 含有任意項(xiàng)的邏輯函數(shù)化簡
2．4 邏輯門電路
2．4．1 邏輯門電路概述
2．4．2 TTL集成邏輯門
2．4．3 CMOS電路
習(xí)題

第3章 Verilog HDL語法基礎(chǔ)
3．1 Verilog HDL程序的基本結(jié)構(gòu)
3．1．1 Verilog HDL設(shè)計(jì)風(fēng)格
3．1．2 Verilog HDL模塊結(jié)構(gòu)
3．2 Verilog HDL基本語法
3．2．1 分隔符、標(biāo)識符和關(guān)鍵字
3．2．2 常量
3．2．3 變量
3．3 Verilog HDL運(yùn)算符
3．4 Verilog HDL常用建模方式
3．4．1 Verilog HDL門建模
3．4．2 Verilog HDL數(shù)據(jù)流建模
3．4．3 Verilog HDL行為建模
3．5 模塊化的電路設(shè)計(jì)
3．5．1 分層次電路設(shè)計(jì)
3．5．2 任務(wù)和函數(shù)的使用
3．5．3 編譯預(yù)處理命令
習(xí)題

第4章 組合邏輯電路
4．1 組合邏輯電路概述
4．2 組合邏輯電路分析
4．2．1 組合邏輯電路分析方法
4．2．2 簡單組合邏輯電路分析舉例
4．3 組合邏輯電路設(shè)計(jì)
4．3．1 用中小規(guī)模集成電路設(shè)計(jì)組合邏輯電路
4．3．2 用Verilog HDL設(shè)計(jì)組合邏輯電路的方法
4．3．3 組合邏輯電路設(shè)計(jì)舉例
4．4 常用組合邏輯電路
4．4．1 加法器
4．4．2 編碼器
4．4．3 譯碼器
4．4．4 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
4．4．5 數(shù)值比較器
4．4．6 奇偶產(chǎn)生／校驗(yàn)電路
4．5 組合電路中的競爭與險(xiǎn)象
4．5．1 競爭與險(xiǎn)象的概念
4．5．2 險(xiǎn)象分類
4．5．3 險(xiǎn)象的判別
4．5．4 險(xiǎn)象的消除
習(xí)題

第5章 時(shí)序邏輯電路
5．1 時(shí)序邏輯電路概述
5．1．1 時(shí)序邏輯電路的特點(diǎn)
5．1．2 時(shí)序邏輯電路的分類
5．2 集成觸發(fā)器
5．2．1 觸發(fā)器的工作原理
5．2．2 常用觸發(fā)器
5．2．3 各種類型觸發(fā)器的相互轉(zhuǎn)換
5．3 時(shí)序邏輯電路分析
5．3．1 同步時(shí)序邏輯電路分析
5．3．2 異步時(shí)序邏輯電路分析
5．4 時(shí)序邏輯電路的設(shè)計(jì)方法
5．4．1 同步時(shí)序邏輯電路的傳統(tǒng)設(shè)計(jì)方法
5．4．2 異步時(shí)序邏輯電路的傳統(tǒng)設(shè)計(jì)方法
5．4．3 用Verilog HDL描述時(shí)序邏輯電路
5．5 常用時(shí)序電路及其應(yīng)用
5．5．1 計(jì)數(shù)器
5．5．2 寄存器
習(xí)題

第6章 可編程邏輯器件
6．1 可編程邏輯器件概述
6．1．1 可編程邏輯器件的概念
6．1．2 可編程邏輯器件的發(fā)展歷程
6．1．3 可編程邏輯器件的分類
6．2 PLD的編程元件
6．2．1 熔絲型開關(guān)
6．2．2 浮柵型編程元件
6．2．3 SRAM編程元件
6．3 簡單PLD的原理與結(jié)構(gòu)
6．3．1 PLD的陣列圖符號
6．3．2 可編程邏輯陣列PLA
6．3．3 可編程陣列邏輯PAL
6．3．4 通用陣列邏輯GAL
6．4 復(fù)雜可編程邏輯器件CPLD
6．4．1 CPLD的原理與結(jié)構(gòu)
6．4．2 CPLD器件實(shí)例
6．5 現(xiàn)場可編程門陣列FPGA
6．5．1 FPGA的原理與結(jié)構(gòu)
6．5．2 FPGA器件實(shí)例
6．6 CPLD和FPGA的編程
6．6．1 在系統(tǒng)可編程技術(shù)
6．6．2 JTAG邊界掃描測試技術(shù)
習(xí)題

第7章 Verilog HDL綜合設(shè)計(jì)實(shí)例
7．1 分頻器的設(shè)計(jì)
7．1．1 偶數(shù)分頻器
7．1．2 奇數(shù)分頻器
7．1．3 半整數(shù)分頻器
7．2 樂曲播放器
7．2．1 時(shí)鐘信號發(fā)生器模塊
7．2．2 音頻產(chǎn)生器模塊
7．2．3 樂曲存儲模塊
7．2．4 樂曲控制模塊
7．2．5 樂曲播放器頂層模塊
7．3 電子表
7．3．1 時(shí)鐘調(diào)校及計(jì)時(shí)模塊
7．3．2 整數(shù)分頻模塊
7．3．3 時(shí)鐘信號選擇模塊
7．3．4 七段顯示模塊
7．3．5 頂層模塊的實(shí)現(xiàn)
7．4 VGA控制器
7．4．1 VGA顯示原理
7．4．2 VGA控制信號發(fā)生器
7．4．3 像素點(diǎn)RGB數(shù)據(jù)輸出模塊
7．4．4 頂層模塊的設(shè)計(jì)與實(shí)現(xiàn)
7．4．5 RGB模擬信號的產(chǎn)生
7．5 簡單模型機(jī)設(shè)計(jì)
7．5．1 指令系統(tǒng)設(shè)計(jì)
7．5．2 數(shù)據(jù)通路設(shè)計(jì)
7．5．3 系統(tǒng)各功能模塊設(shè)計(jì)
7．5．4 指令時(shí)序設(shè)計(jì)
7．5．5 控制器設(shè)計(jì)
習(xí)題

第8章 QuartusⅡ開發(fā)環(huán)境簡介
8．1 QuartusⅡ簡介
8．1．1 Quartus軟件的版本
8．1．2 QuartusⅡ軟件的主要特性
8．1．3 QuartsⅡ軟件的開發(fā)流程
8．2 QuartusⅡ開發(fā)環(huán)境的建立
8．2．1 系統(tǒng)配置要求
8．2．2 QuartusⅡ軟件的下載
8．2．3 QuartusⅡ軟件的安裝
8．2．4 安裝下載線纜驅(qū)動程序
8．3 QuartusⅡ軟件的開發(fā)過程
8．3．1 建立新項(xiàng)目
8．3．2 設(shè)計(jì)輸入
8．3．3 編譯
8．3．4 功能仿真
8．3．5 時(shí)序仿真
8．3．6 工程配置及引腳分配
8．3．7 器件編程和配置
習(xí)題
參考文獻(xiàn)