本書以數(shù)字電子技術(shù)基本理論和基本技能為引導，以EDA平臺和硬件描述語言為主要設(shè)計手段，以全面提升學生的課程應(yīng)用能力為宗旨，將傳統(tǒng)的數(shù)字電子技術(shù)課程和EDA技術(shù)課程深度融合，建立傳統(tǒng)數(shù)字電子技術(shù)設(shè)計和現(xiàn)代設(shè)計方法相結(jié)合的新課程體系。本書涵蓋了數(shù)字電子技術(shù)和EDA技術(shù)的內(nèi)容，實現(xiàn)了課時有效壓縮，實踐性也大大加強。在傳統(tǒng)設(shè)計的基礎(chǔ)上，有效地利用EDA工具加強教學；在電子系統(tǒng)設(shè)計中，突出現(xiàn)代設(shè)計方法。
本書是數(shù)字電子技術(shù)課程和EDA技術(shù)課程的有機融合，在涵蓋兩門課程所有內(nèi)容同時，實現(xiàn)了課時有效壓縮，實踐性較強。本書可作為電子信息工程、電氣工程及其自動化、測控技術(shù)與儀器、通信工程、電子科學與技術(shù)、自動化、計算機科學與技術(shù)等本科專業(yè)數(shù)字電子技術(shù)、數(shù)字邏輯教材，也可以作為EDA技術(shù)課程的教材或參考書，也可供工程技術(shù)人員參考。本書資源配套豐富，有PPT課件已經(jīng)課后習題答案。
前言
現(xiàn)代電子和通信技術(shù)及計算機技術(shù)的發(fā)展，歸根結(jié)蒂是數(shù)字電子技術(shù)的發(fā)展。作為信息社會的技術(shù)基礎(chǔ)，幾十年來數(shù)字電子技術(shù)一直是電子信息工程、電氣工程及其自動化、測控技術(shù)與儀器、通信工程、自動化、計算機科學與技術(shù)等專業(yè)必修的基礎(chǔ)課。傳統(tǒng)的數(shù)字電子技術(shù)課程以邏輯代數(shù)的公式和定理、邏輯函數(shù)的表示方法，以及邏輯函數(shù)的簡化方法作為分析與設(shè)計數(shù)字邏輯電路的數(shù)學工具，且將卡諾圖作為數(shù)字邏輯電路設(shè)計中的核心工具。當進行數(shù)字邏輯系統(tǒng)設(shè)計時，首先要根據(jù)邏輯功能畫出卡諾圖，并最終得到一張線路圖，這就是傳統(tǒng)的原理圖設(shè)計方法。為了能夠?qū)υO(shè)計進行驗證，設(shè)計者通常還要搭建硬件電路板，效率低下。隨著信息科技的發(fā)展，數(shù)字邏輯電路的集成度、復雜度越來越高，傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法已滿足不了設(shè)計的要求。目前，硬件描述語言（hardware description language，HDL）和電子設(shè)計自動化（electronic design automation，EDA）技術(shù)日趨完善，基于卡諾圖的方法只適用于極簡單的應(yīng)用場合，復雜的數(shù)字邏輯電路都采用可編程邏輯器件（programmable logic device，PLD）和HDL，即編寫描述代碼來實現(xiàn)。
另外，在傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計中，學生在沒有邏輯分析儀等儀器的情況下，很難直觀經(jīng)歷和感受數(shù)字系統(tǒng)分析與調(diào)試的過程。很多學生一直處在數(shù)字系統(tǒng)設(shè)計的初等水平，甚至對數(shù)字電路的設(shè)計僅僅是紙上談兵，他們自然對這門課的實驗毫無興趣。EDA環(huán)境不但可以仿真，還可以在線測試，能大幅提升學生的數(shù)字系統(tǒng)應(yīng)用能力。
顯然，以PLD為基礎(chǔ)的數(shù)字系統(tǒng)設(shè)計早已成為工程應(yīng)用的主流，所采用的方法也并非是傳統(tǒng)的卡諾圖，而是采用HDL。為了能夠提升學生設(shè)計數(shù)字系統(tǒng)的能力，能夠與工程應(yīng)用接軌，EDA技術(shù)課程作為數(shù)字電子技術(shù)的延伸和實訓環(huán)節(jié)早已進入大學的課堂。
然而，在多年的實踐中，兩門課程的教學相對孤立，不能做到有機融合，并且，學生不能完全做到互促式學習，形成扎實的技能。究其原因，主要是：首先，EDA技術(shù)課程一般在第6或第7學期，相對于數(shù)字電子技術(shù)課程，兩門課程之間有空檔期，造成學習的不連貫；其次，數(shù)字電子技術(shù)課程具有較多的學時，甚至具有較多的實踐學時和集中實踐環(huán)節(jié)，而EDA技術(shù)課程最多也不過32學時，更沒有集中實踐環(huán)節(jié)，相對于目前的工程實踐，本末倒置；最后，相對于EDA技術(shù)課程，數(shù)字電子技術(shù)課程只能進行小規(guī)模應(yīng)用水平實踐教學，學生很難進行創(chuàng)新應(yīng)用和創(chuàng)業(yè)實踐。
因此，兩門課程的深度融合是數(shù)字電子技術(shù)課程教學的必然。目前，各經(jīng)典教材都在嘗試做兩門課程的融合，促進和配合教學改革，尤其是滿足新工科建設(shè)和工程教育專業(yè)認證需要。
本書將傳統(tǒng)的數(shù)字電子技術(shù)與EDA技術(shù)有機地整合在一起，統(tǒng)籌安排教學內(nèi)容、合理整合教學資源，使得學生能將數(shù)字系統(tǒng)設(shè)計的原理與實踐緊密結(jié)合起來，總學時可以保持與傳統(tǒng)的數(shù)字電子技術(shù)課程的授課學時一致。由于數(shù)字系統(tǒng)設(shè)計相關(guān)課程是電類相關(guān)專業(yè)后續(xù)多門課程的基礎(chǔ)，因此，加大對該課程理論和實踐環(huán)節(jié)的改革和建設(shè)力度，對于快速提高學生的專業(yè)能力具有格外重要的意義。同時，課程整合后，集中實踐環(huán)節(jié)更具工程內(nèi)涵，為學生的快速成才提供捷徑。
鑒于以上考慮，本書以數(shù)字電子基本理論和基本技能為引導，以EDA平臺和HDL為主要設(shè)計手段，以培養(yǎng)工程能力為宗旨；邏輯電平由早已過時的5V改為3.3V描述，淡化電路的內(nèi)部結(jié)構(gòu)，強調(diào)電路的外部特性；淡化邏輯表達式的化簡，由數(shù)字電子基本知識快速過渡到以HDL技術(shù)為核心的數(shù)字系統(tǒng)設(shè)計方法上來，建立傳統(tǒng)數(shù)字電子技術(shù)設(shè)計和現(xiàn)代設(shè)計方法相結(jié)合的新課程體系。使得整個教學過程，在原理圖設(shè)計層面，通過EDA環(huán)境講述數(shù)字邏輯基礎(chǔ)；在PLD層面，基于HDL講述數(shù)字系統(tǒng)設(shè)計。即在電子系統(tǒng)設(shè)計中，突出現(xiàn)代設(shè)計方法設(shè)計；在傳統(tǒng)設(shè)計中，有效地利用EDA工具加強教學。同時，本書以注重基本概念、基本單元電路、基本方法和典型電路為出發(fā)點，促進學生基本應(yīng)用能力的形成。
多年教學實踐證明，在數(shù)字電子技術(shù)的教學過程中全面融入EDA技術(shù)，不僅可以使學生形象、直觀地理解電路的相關(guān)原理和工作過程，還可以通過修改電路的形式或參數(shù)，與學生一起討論電路中出現(xiàn)的各種現(xiàn)象，找出解決問題的方法。這樣不僅可以活躍課堂氣氛，還可以提高學生學習興趣，同時，理論和實驗的結(jié)合緊密充分發(fā)揮學生的積極性和創(chuàng)造性，達到了較好的教學效果。
本書由秦進平教授主持編寫，與劉海成副教授合編完成，其中，秦進平編寫第1章、第2章、第3章和第4章，劉海成編寫第5章、第6章和第7章。參與編寫的還有：周正林副教授編寫了第8章，高旭東副教授編寫了第9章。全書由哈爾濱工程大學陽昌漢教授主審，提出了很多寶貴意見，在此表示由衷的感謝。北京交通大學出版社對本書的出版給予具體的幫助和指導，并細致審定書稿，糾正一些錯誤和不妥之處，為提高書稿質(zhì)量付出了艱苦勞動，在此謹向他們表示衷心感謝。
編者雖然力求完美，但由于水平有限，書中不足之處在所難免，敬請讀者不吝指正和賜教，不勝感激！
目錄
第1章 數(shù)字電子系統(tǒng)分析與設(shè)計基礎(chǔ)
1.1數(shù)字信號與數(shù)字電路
1.1.1模擬信號與數(shù)字信號
1.1.2數(shù)字電路與模擬電路的區(qū)別及聯(lián)系
1.2數(shù)制及轉(zhuǎn)換
1.2.1十進制
1.2.2二進制
1.2.3十六進制
1.2.4不同進制之間的相互轉(zhuǎn)換
1.3邏輯運算與邏輯代數(shù)
1.3.1邏輯運算及其表示方法
1.3.2邏輯代數(shù)的定理和定律
1.3.3邏輯函數(shù)的代數(shù)化簡法
1.4邏輯函數(shù)的卡諾圖化簡法
1.4.1邏輯函數(shù)的最小項表達式
1.4.2用卡諾圖化簡邏輯函數(shù)
1.5二進制數(shù)的算術(shù)運算
1.5.1無符號二進制數(shù)的算術(shù)運算
1.5.2有符號二進制數(shù)的表示及加減法運算
1.6二進制編碼
1.6.1二-十進制碼
1.6.2格雷碼
1.6.3 ASCII碼
1.7數(shù)字系統(tǒng)設(shè)計與EDA技術(shù)概述
1.7.1數(shù)字系統(tǒng)設(shè)計及設(shè)計方法的發(fā)展
1.7.2 EDA技術(shù)的含義及主要內(nèi)容
習題與思考題
第2章 邏輯門電路
2.1高低電平與脈沖信號
2.2基于二極管和三極管的簡單邏輯門電路
2.2.1二極管與門和二極管或門電路
2.2.2三極管非門電路
2.3TTL門電路
2.3.1基本TTL與非門的工作原理
2.3.2TTL與非門的技術(shù)參數(shù)
2.3.3標準TTL集成邏輯門的改進系列及參數(shù)
2.4 MOS管門電路
2.4.1 MOS管及其開關(guān)特性
2.4.2 CMOS反相器
2.4.3 CMOS管與非門電路和CMOS管或非門電路
2.4.4 CMOS集成邏輯門的種類及參數(shù)
2.5三態(tài)門及應(yīng)用
2.5.1三態(tài)門的結(jié)構(gòu)及工作原理
2.5.2三態(tài)門的應(yīng)用
2.6 OC門、OD門及應(yīng)用
2.6.1 OC門的電路結(jié)構(gòu)
2.6.2 OD門的電路結(jié)構(gòu)
2.7邏輯電平接口轉(zhuǎn)換
2.7.1數(shù)字邏輯電平
2.7.2 TTL門電路與CMOS管門電路的接口
2.7.3 OC門和OD門的電平轉(zhuǎn)換應(yīng)用
2.8施密特觸發(fā)特性與抗干擾設(shè)計
習題與思考題
第3章 組合邏輯電路分析、設(shè)計及應(yīng)用
3.1組合邏輯電路的分析
3.2組合邏輯電路的設(shè)計
3.2.1單輸出組合邏輯電路的設(shè)計
3.2.2多輸出組合邏輯電路的設(shè)計
3.3組合邏輯電路中的競爭冒險
3.3.1產(chǎn)生競爭冒險的原因及判斷
3.3.2消除競爭冒險的方法
3.3.3卡諾圖在組合邏輯電路競爭冒險中的應(yīng)用
3.4編碼器與譯碼器
3.4.1編碼器
3.4.2譯碼器
3.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器
3.5.1數(shù)據(jù)選擇器
3.5.2數(shù)據(jù)分配器
3.6數(shù)值比較器
3.6.1數(shù)值比較器的工作原理
3.6.2集成數(shù)值比較器
3.7算術(shù)運算電路
3.7.1加法運算電路
3.7.2減法運算電路
3.7.3項目討論：用譯碼器或數(shù)據(jù)選擇器設(shè)計兩位乘法器
習題與思考題
第4章 存儲器、鎖存器與觸發(fā)器
4.1雙穩(wěn)態(tài)存儲器
4.1.1基本雙穩(wěn)態(tài)存儲電路
4.1.2基本RS鎖存器
4.2鎖存器
4.2.1 RS鎖存器
4.2.2 D鎖存器
4.2.3項目討論：請用鎖存器設(shè)計絕對公平的8路搶答器電路
4.3觸發(fā)器
4.3.1 D觸發(fā)器及應(yīng)用
4.3.2項目討論：請用觸發(fā)器設(shè)計絕對公平的8路搶答器電路
4.3.3 JK觸發(fā)器
4.3.4 T觸發(fā)器
4.3.5鎖存器、觸發(fā)器與寄存器
4.4半導體存儲器
4.4.1隨機存取存儲器及非易失性存儲器
4.4.2半導體存儲器的基本結(jié)構(gòu)及訪問
4.4.3基于半導體存儲器的組合邏輯電路設(shè)計
習題與思考題
第5章 可編程邏輯器件原理及典型產(chǎn)品
5.1 PLD概述
5.1.1 PLD的特點及可編程的核心原理
5.1.2 PLD的發(fā)展歷程及分類
5.1.3 PLD的主要廠商
5.1.4 PLD的電路符號表示
5.2 PLD的結(jié)構(gòu)及工作原理
5.2.1從PROM到PLA
5.2.2 PAL經(jīng)GAL到乘積項結(jié)構(gòu)CPLD
5.2.3基于查找表的PLD的工作原理簡介
5.3Intel-PSG的PLD產(chǎn)品及開發(fā)
5.3.1 Intel-PSG的PLD產(chǎn)品編程與配置
5.3.2 Intel-PSG的PLD及應(yīng)用基礎(chǔ)
習題與思考題
第6章 基于Verilog HDL數(shù)字系統(tǒng)設(shè)計基礎(chǔ)
6.1基于HDL進行數(shù)字系統(tǒng)設(shè)計概述
6.2 Verilog HDL的模塊結(jié)構(gòu)及語句
6.3 Verilog HDL的數(shù)值表示及變量數(shù)據(jù)類型
6.3.1 Verilog HDL的數(shù)值表示
6.3.2 Verilog HDL的變量數(shù)據(jù)類型
6.4 Verilog HDL的三種建模方式
6.4.1結(jié)構(gòu)化描述方式
6.4.2數(shù)據(jù)流描述方式
6.4.3行為描述方式
6.4.4項目討論：基于Verilog HDL設(shè)計簡易的算術(shù)邏輯單元
6.5典型組合邏輯電路的Verilog HDL描述
6.5.1完整的條件語句是描述組合邏輯電路的基本前提
6.5.2通用譯碼器設(shè)計
6.5.3數(shù)碼管顯示譯碼器設(shè)計
6.5.4數(shù)據(jù)選擇器設(shè)計
6.5.5優(yōu)先編碼器設(shè)計
6.5.6利用任務(wù)和函數(shù)語句對組合邏輯電路進行結(jié)構(gòu)化描述
6.6時序邏輯電路的Verilog HDL描述
6.6.1鎖存器的Verilog HDL描述
6.6.2項目討論：請基于Verilog HDL用鎖存器設(shè)計絕對公平的8路搶答器電路
6.6.3觸發(fā)器的Verilog HDL描述與過程賦值語句
6.6.4項目討論：請基于Verilog HDL用觸發(fā)器設(shè)計絕對公平的8路搶答器電路
6.6.5不完整條件時序邏輯電路描述進階
6.7 Verilog HDL的循環(huán)語句與乘法器設(shè)計
6.7.1 Verilog HDL的循環(huán)語句與組合式乘法器
6.7.2存儲器查表乘法器
6.8雙向端口與存儲器設(shè)計
6.8.1雙向端口描述
6.8.2基于寄存器數(shù)組定義存儲器
6.8.3 SRAM型存儲器設(shè)計
6.8.4基于AB、DB和CB接口的ROM設(shè)計
習題與思考題
第7章 時序邏輯電路的分析與設(shè)計
7.1時序邏輯電路
7.1.1時序邏輯電路及分類
7.1.2同步時序邏輯電路的構(gòu)成、輸出特點及分類
7.2時序邏輯電路的分析
7.2.1同步時序邏輯電路分析實例
*7.2.2異步時序邏輯電路分析實例
7.3同步時序邏輯電路的設(shè)計
7.3.1同步時序邏輯電路的設(shè)計方法
7.3.2同步時序邏輯電路中的異步時鐘（信號）同步化技術(shù)
7.4同步時序邏輯電路的工作參數(shù)
7.4.1觸發(fā)器的數(shù)據(jù)輸出延時
7.4.2時鐘到達時間、時鐘偏斜和數(shù)據(jù)到達時間
7.4.3觸發(fā)器的建立時間和保持時間
7.4.4建立時間裕量、保持時間裕量、數(shù)據(jù)需求時間和最小時鐘周期
7.4.5競爭冒險處理
7.5基于VerilogHDL的有限狀態(tài)機設(shè)計
7.5.1有限狀態(tài)機思想
7.5.2有限狀態(tài)機的狀態(tài)編碼及安全設(shè)計
7.5.3有限狀態(tài)機的Verilog HDL描述方法
7.6典型同步時序邏輯功能電路計數(shù)器
7.6.1計數(shù)器的一般設(shè)計方法及結(jié)構(gòu)
7.6.2MSI計數(shù)器芯片及�？刂圃�
7.6.3項目討論：基于MSI計數(shù)器芯片設(shè)計模可設(shè)置計數(shù)器
7.6.4基于Verilog HDL的通用計數(shù)器設(shè)計與描述
7.6.5基于Verilog HDL描述分頻器和PWM波形發(fā)生器
7.7典型同步時序邏輯功能電路移位寄存器與移位型計數(shù)器
7.7.1移位寄存器
7.7.2 8位雙向移位寄存器的Verilog HDL描述
7.7.3項目討論：帶兩級鎖存的串入-并出移位寄存器74HC595的描述
7.7.4移位型計數(shù)器
7.8基于MSI的同步時序邏輯電路設(shè)計
7.8.1基于MSI進行同步時序邏輯電路設(shè)計的方法
7.8.2序列信號發(fā)生器的設(shè)計
7.8.3項目討論：1110010序列發(fā)生器的設(shè)計
*7.9定時器作為協(xié)處理器的有限狀態(tài)機設(shè)計
*7.10算法狀態(tài)機圖與帶有數(shù)據(jù)通道的有限狀態(tài)機描述
習題與思考題
第8章 D/A與A/D轉(zhuǎn)換器及其應(yīng)用
8.1 D/A與A/D轉(zhuǎn)換器概述
8.2 D/A轉(zhuǎn)換器原理
8.2.1權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器原理
8.2.2模擬開關(guān)的原理及應(yīng)用
8.2.3 R-2R T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器
8.2.4電流輸出型D/A轉(zhuǎn)換器
8.2.5 D/A轉(zhuǎn)換器的主要技術(shù)指標及選型依據(jù)
8.2.6基于TL431的基準電壓源設(shè)計
8.3 DAC8032及其應(yīng)用
8.3.1 D/A轉(zhuǎn)換器芯片DAC0832
8.3.2 DAC0832的應(yīng)用
8.4 A/D轉(zhuǎn)換器原理
8.4.1并聯(lián)比較型A/D轉(zhuǎn)換器
8.4.2計數(shù)型A/D轉(zhuǎn)換器
8.4.3逐次比較型A/D轉(zhuǎn)換器
8.4.4雙積分型A/D轉(zhuǎn)換器
8.4.5 A/D轉(zhuǎn)換器的主要性能指標
8.5逐次比較型A/D轉(zhuǎn)換器ADC0809
8.5.1 ADC0809簡介
8.5.2 ADC0809的接口時序及狀態(tài)機操控
習題與思考題
第9章 波形產(chǎn)生電路
9.1 555集成電路
9.1.1 555集成電路的電路結(jié)構(gòu)與功能
9.1.2用555集成電路實現(xiàn)施密特觸發(fā)特性
9.2單穩(wěn)態(tài)觸發(fā)電路
9.2.1用CMOS管門電路組成的微分型單穩(wěn)態(tài)觸發(fā)電路
9.2.2積分型單穩(wěn)態(tài)觸發(fā)電路
9.2.3用555集成電路組成的單穩(wěn)態(tài)觸發(fā)電路
9.2.4單穩(wěn)態(tài)觸發(fā)電路的觸發(fā)連續(xù)性
9.3多諧振蕩器
9.3.1用門電路組成的多諧振蕩器
9.3.2用施密特觸發(fā)門電路構(gòu)成波形產(chǎn)生電路
9.3.3用555集成電路組成的多諧振蕩器
9.3.4 CMOS石英晶體振蕩器
9.4 DDS波形發(fā)生原理及正弦波信號發(fā)生器設(shè)計
9.4.1 DDS工作原理
9.4.2 Verilog HDL信號發(fā)生器設(shè)計
習題與思考題
附錄A CMOS 和TTL邏輯門電路的技術(shù)參數(shù)
附錄B常用74系列門電路速查表
附錄C可綜合Verilog HDL語法速查
附錄D常用邏輯符號對照表
參考文獻
書單推薦
