目 錄
第1章 概 述 1
1.1 IC設計與ModelSim 2
1.1.1 IC設計基本流程 2
1.1.2 ModelSim概述 3
1.2 ModelSim應用基本流程 5
1.3 ModelSim基本仿真流程 5
1.3.1 創(chuàng)建一個工作庫 6
1.3.2 編譯設計文件 7
1.3.3 運行仿真 8
1.3.4 查看結果 9
1.4 ModelSim工程仿真流程 9
1.4.1 創(chuàng)建工程及工程庫 10
1.4.2 創(chuàng)建新文件 11
1.4.3 加載設計文件 12
1.4.4 編譯源文件 13
1.4.5 運行仿真和查看結果 14
1.4.6 工程調試 14
第2章 操 作 界 面 16
2.1 整體界面 17
2.2 菜單欄 17
2.2.1 File菜單 18
2.2.2 Edit菜單 25
2.2.3 View菜單 28
2.2.4 Compile菜單 29
2.2.5 Simulate菜單 31
2.2.6 Add菜單 34
2.2.7 Tools菜單 34
2.2.8 Layout菜單 40
2.2.9 Bookmarks菜單 40
2.2.10 Window菜單 41
2.2.11 Help菜單 43
2.3 工具欄 43
2.4 標簽區(qū) 44
2.5 命令窗口 45
2.6 MDI窗口 45
2.6.1 源文件窗口 46
2.6.2 波形窗口 47
2.6.3 列表窗口 48
2.6.4 數據流窗口 48
2.6.5 屬性窗口 49
2.6.6 進程窗口 50
2.6.7 對象窗口 50
2.6.8 存儲器窗口 51
2.6.9 原理圖窗口 51
2.6.10 觀察窗口 52
2.6.11 狀態(tài)機窗口 52
2.7 界面的設置 53
2.7.1 定制用戶界面 53
2.7.2 設置界面參數 55
第3章 工 程 和 庫 57
3.1 ModelSim工程 58
3.1.1 刪除原有工程 58
3.1.2 開始一個新工程 58
3.1.3 工程標簽 60
3.1.4 工程編譯 61
3.1.5 仿真環(huán)境配置 64
3.1.6 工程文件組織 66
3.1.7 工程及文件屬性設置 68
實例3-1 工程文件管理 73
3.2 ModelSim庫 77
3.2.1 概述 78
3.2.2 庫的創(chuàng)建及管理 78
3.2.3 資源庫管理 81
3.2.4 導入FPGA的庫 81
3.2.5 本節(jié)實例 83
第4章 ModelSim對不同語言的仿真 89
4.1 VHDL仿真 90
4.1.1 VHDL文件編譯 90
4.1.2 VHDL設計優(yōu)化 91
4.1.3 VHDL設計仿真 97
4.1.4 還原點和仿真恢復 102
4.1.5 TEXTIO的使用 103
實例4-1 VHDL設計的仿真全過程 105
4.2 Verilog仿真 110
4.2.1 Verilog文件編譯 110
4.2.2 Verilog設計優(yōu)化 112
4.2.3 Verilog設計仿真 112
4.2.4 還原點和仿真恢復 118
4.2.5 單元庫 118
4.2.6 系統(tǒng)任務和系統(tǒng)函數 119
4.2.7 編譯指令 121
實例4-2 32位浮點乘法器的Verilog仿真過程 122
4.3 SystemC仿真 127
4.3.1 概述 127
4.3.2 SystemC文件的編譯和鏈接 128
4.3.3 設計仿真和調試 133
4.3.4 常見錯誤 135
4.4 混合語言仿真 137
4.4.1 編譯過程與公共設計庫 137
4.4.2 映射數據類型 139
4.4.3 VHDL調用Verilog 142
4.4.4 Verilog調用VHDL 144
4.4.5 SystemC調用Verilog 144
4.4.6 Verilog調用SystemC 145
4.4.7 SystemC調用VHDL 146
4.4.8 VHDL調用SystemC 147
第5章 利用ModelSim進行仿真分析 149
5.1 仿真概述 150
5.2 WLF文件和虛擬對象 151
5.2.1 保存仿真狀態(tài) 151
5.2.2 Dataset結構 154
5.2.3 Dataset管理 155
5.2.4 虛擬對象 157
5.3 利用波形編輯器產生激勵 160
5.3.1 創(chuàng)建波形 160
5.3.2 編輯波形 166
5.3.3 導出激勵文件并使用 169
5.4 ModelSim波形分析 172
5.4.1 波形窗口和列表窗口 172
5.4.2 時間標記 174
5.4.3 窗口的縮放 175
5.4.4 在窗口中搜索 177
5.4.5 窗口的格式編排 178
5.4.6 波形和列表的保存 181
5.4.7 信號總線 183
5.4.8 光標操作 183
5.4.9 其他功能 184
5.4.10 波形比較 185
5.5 存儲器的查看和操作 191
5.5.1 存儲器的查看 191
5.5.2 存儲數據的導出 193
5.5.3 存儲器初始化 195
5.5.4 存儲器調試 195
5.6 數據流窗口的使用 196
5.6.1 概述 196
5.6.2 設計連通性分析 197
5.6.3 信號追蹤和查找 198
5.6.4 設置和保存打印 200
5.6.5 本節(jié)實例 201
5.7 原理圖窗口的使用 205
5.8 狀態(tài)機窗口的使用 209
5.9 ModelSim的剖析工具 211
5.9.1 運行性能剖析和存儲器剖析 211
5.9.2 查看性能剖析結果 212
5.9.3 查看存儲器剖析報告 216
5.9.4 保存結果 216
5.10 覆蓋率檢測 218
5.10.1 啟用代碼覆蓋 218
5.10.2 覆蓋率的查看 223
5.10.3 覆蓋率檢測的過濾 226
5.10.4 覆蓋信息報告 228
5.11 信號探測 231
5.12 采用JobSpy控制批處理仿真 233
5.12.1 JobSpy功能與流程 234
5.12.2 運行JobSpy 234
5.13 綜合實例 236
實例5-1 三分頻時鐘的分析 236
實例5-2 同步FIFO的仿真分析 244
實例5-3 基2的SRT除法器的仿真分析 250
第6章 ModelSim的協同仿真 258
6.1 ModelSim與Debussy的協同仿真 259
6.1.1 Debussy工具介紹 259
6.1.2 Debussy配置方法 263
實例6-1 與Debussy的協同仿真 266
6.2 ModelSim與Matlab的協同仿真 274
實例6-2 與Matlab的協同仿真 277
實例6-3 與Simulink的協同仿真 282
實例6-4 使用cosimWizard進行協同仿真 291
第7章 ModelSim對不同公司 器件的后仿真 301
7.1 ModelSim對Intel器件的后仿真 302
7.1.1 QuartusPrime簡介 302
7.1.2 后仿真流程 304
實例7-1 直接采用QuartusPrime調用ModelSim進行仿真 305
實例7-2 先用QuartusPrime創(chuàng)建工程，再用ModelSim進行時序仿真 318
7.2 ModelSim對Xilinx器件的后仿真 325
7.2.1 Vivado簡介 325
7.2.2 后仿真流程 326
實例7-3 用VIVADO對全加器進行時序仿真 326
實例7-4 用VIVADO直接調用ModelSim進行時序仿真 336
7.3 ModelSim對Lattice器件的后仿真 341
7.3.1 Diamond簡介 341
7.3.2 后仿真流程 342
實例7-5 用Diamond對全加器進行時序仿真 342
實例7-6 用Diamond完成布局繞線，使用ModelSim進行時序仿真 348
第8章 ModelSim的文件和腳本 351
8.1 SDF文件 352
8.1.1 SDF文件的指定和編譯 352
8.1.2 VHDL的SDF 354
8.1.3 Verilog的SDF 354
8.1.4 SDF文件信息 356
8.2 VCD文件 358
8.2.1 創(chuàng)建一個VCD文件 358
8.2.2 使用VCD作為激勵 360
8.2.3 VCD任務 361
8.2.4 端口驅動數據 362
8.3 Tcl和DO文件 364
8.3.1 Tcl命令 364
8.3.2 Tcl語法 364
8.3.3 ModelSim的Tcl時序命令 365
8.3.4 宏命令 366
8.3.5 本節(jié)實例 368