第1章 EDA技術(shù)概述 1
1.1 EDA技術(shù)及其發(fā)展 1
1.2 Top-down設(shè)計(jì)與IP核復(fù)用 4
1.2.1 Top-down設(shè)計(jì) 4
1.2.2 Bottom-up設(shè)計(jì) 4
1.2.3 IP復(fù)用技術(shù)與SoC 5
1.3 數(shù)字設(shè)計(jì)的流程 6
1.3.1 設(shè)計(jì)輸入 7
1.3.2 綜合 7
1.3.3 布局布線 8
1.3.4 仿真 8
1.3.5 編程配置 9
1.4 常用的EDA工具軟件 9
1.5 EDA技術(shù)的發(fā)展趨勢(shì) 12
習(xí)題1 13
第2章 FPGA/CPLD器件 14
2.1 PLD器件概述 14
2.1.1 PLD器件的發(fā)展歷程 14
2.1.2 PLD器件的分類 15
2.2 PLD的基本原理與結(jié)構(gòu) 17
2.2.1 PLD器件的基本結(jié)構(gòu) 17
2.2.2 PLD電路的表示方法 18
2.3 低密度PLD的原理與結(jié)構(gòu) 19
2.4 CPLD的原理與結(jié)構(gòu) 23
2.4.1 宏單元結(jié)構(gòu) 23
2.4.2 CPLD的結(jié)構(gòu) 24
2.5 FPGA的原理與結(jié)構(gòu) 26
2.5.1 查找表結(jié)構(gòu) 26
2.5.2 FPGA的結(jié)構(gòu) 29
2.6 FPGA/CPLD的編程元件 34
2.7 邊界掃描測(cè)試技術(shù) 37
2.8 FPGA/CPLD的編程與配置 39
2.8.1 在系統(tǒng)可編程 39
2.8.2 Artix-7器件的配置 40
2.9 Xilinx的FPGA器件 42
2.10 FPGA/CPLD的發(fā)展趨勢(shì) 43
習(xí)題2 44
第3章 Vivado使用指南 45
3.1 Vivado流水燈設(shè)計(jì) 45
3.1.1 流水燈設(shè)計(jì)輸入 45
3.1.2 行為仿真 52
3.1.3 綜合與引腳的約束 55
3.1.4 生成比特流文件并下載 58
3.1.5 將配置數(shù)據(jù)燒寫至Flash中 59
3.2 IP核的創(chuàng)建和封裝 62
3.3 基于IP集成的計(jì)數(shù)器設(shè)計(jì) 70
3.4 Vivado的綜合策略與優(yōu)化設(shè)置 79
習(xí)題3 85
第4章 Verilog設(shè)計(jì)初步 86
4.1 Verilog的歷史 86
4.2 Verilog模塊的結(jié)構(gòu) 87
4.3 Verilog基本組合電路設(shè)計(jì) 90
4.3.1 用Verilog設(shè)計(jì)表決電路 90
4.3.2 用Verilog設(shè)計(jì)加法器 91
4.4 Verilog基本時(shí)序電路設(shè)計(jì) 93
4.4.1 用Verilog設(shè)計(jì)觸發(fā)器 93
4.4.2 用Verilog設(shè)計(jì)計(jì)數(shù)器 94
習(xí)題4 96
第5章 Verilog語(yǔ)言要素 97
5.1 概述 97
5.2 常量 98
5.2.1 整數(shù)（Integer） 98
5.2.2 實(shí)數(shù)（Real） 100
5.2.3 字符串（String） 100
5.3 數(shù)據(jù)類型 101
5.3.1 net型 102
5.3.2 variable型 103
5.4 參數(shù) 104
5.4.1 參數(shù)parameter 104
5.4.2 Verilog-2001中的參數(shù)聲明 105
5.4.3 參數(shù)的傳遞 106
5.4.4 localparam 106
5.5 向量 107
5.6 運(yùn)算符 109
習(xí)題5 113
第6章 Verilog語(yǔ)句語(yǔ)法 115
6.1 過(guò)程語(yǔ)句 115
6.1.1 always過(guò)程語(yǔ)句 116
6.1.2 initial過(guò)程語(yǔ)句 119
6.2 塊語(yǔ)句 120
6.2.1 串行塊begin-end 120
6.2.2 并行塊fork-join 121
6.3 賦值語(yǔ)句 122
6.3.1 持續(xù)賦值與過(guò)程賦值 122
6.3.2 阻塞賦值與非阻塞賦值 123
6.4 條件語(yǔ)句 125
6.4.1 if-else語(yǔ)句 125
6.4.2 case語(yǔ)句 126
6.5 循環(huán)語(yǔ)句 130
6.5.1 for語(yǔ)句 131
6.5.2 repeat、while、forever語(yǔ)句 132
6.6 編譯指示語(yǔ)句 133
6.7 任務(wù)與函數(shù) 135
6.7.1 任務(wù)（task） 135
6.7.2 函數(shù)（function） 137
6.8 順序執(zhí)行與并發(fā)執(zhí)行 140
6.9 Verilog-2001語(yǔ)言標(biāo)準(zhǔn) 142
6.9.1 Verilog-2001改進(jìn)和增強(qiáng)的語(yǔ)法結(jié)構(gòu) 142
6.9.2 屬性及PLI接口 150
習(xí)題6 153
第7章 Verilog設(shè)計(jì)的層次與風(fēng)格 154
7.1 Verilog設(shè)計(jì)的層次 154
7.2 門級(jí)結(jié)構(gòu)描述 154
7.2.1 Verilog門元件 155
7.2.2 門級(jí)結(jié)構(gòu)描述 157
7.3 行為描述 158
7.4 數(shù)據(jù)流描述 159
7.5 不同描述風(fēng)格的設(shè)計(jì) 160
7.5.1 半加器設(shè)計(jì) 160
7.5.2 1位全加器設(shè)計(jì) 161
7.5.3 加法器的級(jí)聯(lián) 163
7.6 多層次結(jié)構(gòu)電路的設(shè)計(jì) 164
7.6.1 模塊例化 164
7.6.2 用parameter進(jìn)行參數(shù)傳遞 165
7.6.3 用defparam進(jìn)行參數(shù)重載 166
7.7 基本組合電路設(shè)計(jì) 167
7.8 基本時(shí)序電路設(shè)計(jì) 171
7.9 三態(tài)邏輯設(shè)計(jì) 174
習(xí)題7 176
第8章 Verilog有限狀態(tài)機(jī)設(shè)計(jì) 177
8.1 有限狀態(tài)機(jī) 177
8.2 有限狀態(tài)機(jī)的Verilog描述 179
8.2.1 用三個(gè)always塊描述 180
8.2.2 用兩個(gè)過(guò)程描述 181
8.2.3 單過(guò)程描述方式 182
8.3 狀態(tài)編碼 183
8.3.1 常用的編碼方式 183
8.3.2 狀態(tài)編碼的定義 185
8.4 有限狀態(tài)機(jī)設(shè)計(jì)要點(diǎn) 188
8.4.1 復(fù)位和起始狀態(tài)的選擇 188
8.4.2 多余狀態(tài)的處理 191
8.5 有限狀態(tài)機(jī)應(yīng)用實(shí)例 192
8.5.1 用有限狀態(tài)機(jī)控制彩燈 192
8.5.2 用有限狀態(tài)機(jī)控制A/D采樣 194
習(xí)題8 195
第9章 Verilog驅(qū)動(dòng)常用I/O外設(shè) 197
9.1 4×4矩陣鍵盤 197
9.2 數(shù)碼管 200
9.3 標(biāo)準(zhǔn)PS/2鍵盤 202
9.4 字符液晶 210
9.5 漢字圖形點(diǎn)陣液晶 218
9.6 VGA顯示器 224
9.6.1 VGA顯示原理與時(shí)序 224
9.6.2 VGA彩條信號(hào)發(fā)生器 226
9.6.3 VGA圖像顯示與控制 232
9.7 樂曲演奏電路 239
習(xí)題9 247
第10章 Verilog設(shè)計(jì)進(jìn)階 249
10.1 設(shè)計(jì)的可綜合性 249
10.2 流水線設(shè)計(jì)技術(shù) 252
10.3 資源共享 255
10.4 阻塞賦值與非阻塞賦值 257
10.5 加法器設(shè)計(jì) 261
10.5.1 行波進(jìn)位加法器 261
10.5.2 超前進(jìn)位加法器 262
10.5.3 流水線加法器 266
10.6 乘法器設(shè)計(jì) 266
10.6.1 并行乘法器 267
10.6.2 布斯乘法器 267
10.6.3 查找表乘法器 270
10.7 奇數(shù)分頻與小數(shù)分頻 271
10.7.1 奇數(shù)分頻 271
10.7.2 半整數(shù)分頻 272
10.7.3 小數(shù)分頻 273
習(xí)題10 277
第11章 Verilog Test Bench仿真 278
11.1 系統(tǒng)任務(wù)與系統(tǒng)函數(shù) 278
11.2 用戶自定義元件 282
11.2.1 組合電路UDP元件 283
11.2.2 時(shí)序邏輯UDP元件 284
11.3 延時(shí)模型的表示 286
11.3.1 時(shí)間標(biāo)尺定義`timescale 286
11.3.2 延時(shí)的表示與延時(shí)說(shuō)明塊 287
11.4 Test Bench測(cè)試平臺(tái) 288
11.5 組合和時(shí)序電路的仿真 291
11.5.1 組合電路的仿真 291
11.5.2 時(shí)序電路的仿真 293
11.6 ModelSim SE仿真實(shí)例 294
11.6.1 圖形界面進(jìn)行功能仿真 295
11.6.2 命令行方式進(jìn)行功能仿真 298
11.6.3 時(shí)序仿真 300
習(xí)題11 303
第12章 Verilog設(shè)計(jì)實(shí)例 304
12.1 脈寬調(diào)制與步進(jìn)電機(jī)驅(qū)動(dòng) 304
12.1.1 PWM信號(hào) 304
12.1.2 用PWM驅(qū)動(dòng)蜂鳴器 305
12.1.3 用PWM驅(qū)動(dòng)步進(jìn)電機(jī) 310
12.2 超聲波測(cè)距 314
12.3 整數(shù)開方運(yùn)算 319
12.4 頻率測(cè)量 324
12.5 Cordic算法及其實(shí)現(xiàn) 330
12.5.1 Cordic算法原理 330
12.5.2 Cordic算法的實(shí)現(xiàn) 333
12.6 用XADC實(shí)現(xiàn)模數(shù)轉(zhuǎn)換 340
12.6.1 7系列FPGA片內(nèi)集成ADC概述 340
12.6.2 XADC的使用 342
習(xí)題12 354
附錄A EGO1開發(fā)板 355
附錄B Verilog HDL（IEEE Std 1364-1995）關(guān)鍵字 356
附錄C Verilog HDL（IEEE Std 1364-2001）關(guān)鍵字 357
參考文獻(xiàn) 358