數(shù)字系統(tǒng)設(shè)計(jì)與實(shí)踐
定 價(jià)：46 元
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- 作者：姚亞峰著，姚亞峰，周群群，易穎，陳朝，張瑞濤編
- 出版時(shí)間：2023/1/1
- ISBN：9787562555469
- 出 版 社：中國地質(zhì)大學(xué)出版社
- 中圖法分類：TP271
- 頁碼：273
- 紙張：
- 版次：1
- 開本：其他
本書是電子信息工程、計(jì)算機(jī)科學(xué)與技術(shù)、自動(dòng)化等電子和電氣類一級(jí)學(xué)科的EDA（Electronics Design Automation)教學(xué)基礎(chǔ)教材。本書首先介紹Verilog硬件描述語言基礎(chǔ)知識(shí)，然后按照從基本門電路、基本組合邏輯電路、時(shí)序邏輯電路到簡(jiǎn)單系統(tǒng)等循序漸進(jìn)的順序來描述數(shù)字系統(tǒng)設(shè)計(jì)，并給出一些常用數(shù)字電路設(shè)計(jì)實(shí)例，重點(diǎn)描述FPGA 開發(fā)和芯片設(shè)計(jì)流程，為大家進(jìn)一步深入研究數(shù)字系統(tǒng)設(shè)計(jì)打下基礎(chǔ)。全書強(qiáng)調(diào)實(shí)際工程應(yīng)用，內(nèi)容力求由淺人深，并給出了豐富的設(shè)計(jì)代碼樣例、測(cè)試激勵(lì)和仿真結(jié)果，還針對(duì)性地設(shè)計(jì)了一些習(xí)題，幫助讀者有效掌握Verilog硬件描述語言和數(shù)字電路設(shè)計(jì)基礎(chǔ)知識(shí)，切實(shí)提升數(shù)字系統(tǒng)設(shè)計(jì)能力和信心。
本書可作為普通高等學(xué)校、科研院所電子信息工程、電氣工程、計(jì)算機(jī)等相關(guān)專業(yè)的本科生或研究生教材，還可作為上述領(lǐng)域工程技術(shù)人員的參考書。
第1章 數(shù)字電路設(shè)計(jì)概述
1.1 什么是數(shù)字電路設(shè)計(jì)
1.2 數(shù)字系統(tǒng)實(shí)現(xiàn)方式
本章習(xí)題
第2章 Verilog語言和Modelsim軟件入門
2.1 一個(gè)與非門電路的設(shè)計(jì)
2.1.1 與非門電路描述和測(cè)試激勵(lì)編寫
2.1.2 利用Modelsire軟件進(jìn)行電路功能仿真
2.2 Verilog硬件描述語言簡(jiǎn)介
2.2.1 Verilog HDL基本語法
2.2.2 運(yùn)算符
2.2.3 描述語句
2.2.4 系統(tǒng)任務(wù)
本章習(xí)題
第3章 組合邏輯電路設(shè)計(jì)
3.1 組合邏輯電路
3.1.1 簡(jiǎn)介
3.1.2 基本門電路及其描述
3.2 常見組合邏輯電路
3.2.1 編碼器／譯碼器
3.2.2 多路數(shù)據(jù)選擇器
3.2.3 加法器
3.2.4 數(shù)值比較器
3.3 測(cè)試激勵(lì)編寫
3.4 門電路的延時(shí)和競(jìng)爭(zhēng)冒險(xiǎn)
3.4.1 門電路的延時(shí)
3.4.2 競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生
本章習(xí)題
第4章 時(shí)序邏輯電路設(shè)計(jì)
4.1 時(shí)序邏輯電路
4.2 基本時(shí)序邏輯電路及其設(shè)計(jì)
4.2.1 D觸發(fā)器
4.2.2 D觸發(fā)器的延時(shí)作用
4.2.3 計(jì)數(shù)器
4.2.4 分頻器
4.2.5 移位寄存器
4.2.6 隨機(jī)序列產(chǎn)生器
4.2.7 存儲(chǔ)器設(shè)計(jì)
4.2.8 FIFO設(shè)計(jì)
4.3 流水線
4.4 鎖存器和觸發(fā)器
4.4.1 鎖存器
4.4.2 觸發(fā)器
4.5 觸發(fā)器的建立時(shí)間和保持時(shí)間
本章習(xí)題
第5章 狀態(tài)機(jī)設(shè)計(jì)和層次化設(shè)計(jì)
5.1 狀態(tài)機(jī)設(shè)計(jì)
5.1.1 什么是狀態(tài)機(jī)
5.1.2 狀態(tài)機(jī)設(shè)計(jì)方法
5.1.3 狀態(tài)機(jī)設(shè)計(jì)舉例
5.2 層次化設(shè)計(jì)
5.2.1 模塊例化方法
5.2.2 層次化設(shè)計(jì)
5.3 測(cè)試激勵(lì)編寫
5.3.1 基本測(cè)試激勵(lì)編寫
5.3.2 通過文件傳輸信號(hào)
本章習(xí)題
第6章 SPI接口電路設(shè)計(jì)
6.1 SPI接口電路概述
6.2 SPI接口電路設(shè)計(jì)
本章習(xí)題
第7章 DDS電路設(shè)計(jì)
7.1 基于查表法的DDS電路設(shè)計(jì)
7.2 基于CORDIC算法的DDS電路設(shè)計(jì)
本章習(xí)題
第8章 AD9858芯片中數(shù)字電路設(shè)計(jì)
8.1 認(rèn)識(shí)AD9858芯片
8.2 AD9858芯片模塊劃分和功能要求
8.3 AD9858芯片頂層設(shè)計(jì)和驗(yàn)證
本章習(xí)題
第9章 濾波器設(shè)計(jì)
9.1 數(shù)字濾波器概述
9.2 FIR濾波器介紹
9.3 FIR濾波器MATLAB實(shí)現(xiàn)
9.4 FIR濾波器RTL實(shí)現(xiàn)
9.4.1 RTL設(shè)計(jì)
9.4.2 功能仿真
本章習(xí)題
第10章 JESD204B接口電路設(shè)計(jì)
10.1 JESD204B接口電路概述
10.2 JESD204B發(fā)送電路設(shè)計(jì)要求
10.3 JESD204B發(fā)送電路具體設(shè)計(jì)
本章習(xí)題
第ll章 FPGA開發(fā)入門
11.1 什么是FPGA
11.2 FPGA開發(fā)流程
11.3 FPGA開發(fā)實(shí)例
11.3.1 安裝QuratusⅡ
11.3.2 FPGA開發(fā)實(shí)例
本章習(xí)題
第12章 數(shù)字芯片設(shè)計(jì)流程
12.1 數(shù)字芯片設(shè)計(jì)流程概述
12.2 DDs數(shù)字電路設(shè)計(jì)實(shí)例
12.2.1 DDS的RTL描述
12.2.2 DDS電路仿真
12.2.3 DDS電路邏輯綜合
12.2.4 DDS電路版圖設(shè)計(jì)
12.3 數(shù)字芯片設(shè)計(jì)學(xué)習(xí)要求
本章習(xí)題
第13章 總結(jié)和展望
附錄
A Verilog語法要點(diǎn)小結(jié)
B Verilog代碼編寫規(guī)范
主要參考文獻(xiàn)
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