符曉、張國斌、朱洪順編*的《Xilinx ZYNQ- 7000AP SoC開發(fā)實戰(zhàn)指南》基于Xilinx公司的 ZYNQ-7000 AP SoC，介紹了其體系結(jié)構(gòu)與開發(fā)思想，并使用多個實例講述了其開發(fā)方法與流程。全書共9 章。書中講述了ZYNQ-7000 AP SoC家族的特點、體系與結(jié)構(gòu)以及軟件開發(fā)的獨特之處；以Vivado開發(fā)套件為基礎，講述了ZYNQ-7000 AP SoC的軟硬件開發(fā)流程；為了方便使用ISE/PlanAhead軟件的讀者入手，還簡要描述了使用它們開發(fā)ZYNQ-7000 AP SoC嵌入式軟件的方法，但本書仍以Vivado套件為主要工具進行開發(fā)講解；給出了常用外設的使用示例，包括MIO/EMIO 接口、通用I/O、中斷控制器、定時器系統(tǒng)等，還給出了XADC模塊的使用示例；圍繞Vivado以IP為中心的設計思想，用實例講解了如何設計用戶自定義IP核；使用System Generator for DSP在 Matlab/Simulink環(huán)境下建模，介紹了基于模型的 DSP算法設計，并通過多個實例講解了其設計思想和設計流程；使用Vivado HLS軟件，通過多個實例講述了高層次綜合的設計思想和設計流程。
　　本書可作為電子通信、軟件工程、自動控制、智能儀器和物聯(lián)網(wǎng)相關專業(yè)高年級本科生或研究生學習嵌入式操作系統(tǒng)及其應用技術的教材，也可作為嵌入式系統(tǒng)開發(fā)和研究人員的參考用書。

第1章  不只是芯片,更是完整的平臺產(chǎn)品
  1.1  FPGA的這三十年
  1.2  FPGA的芯片結(jié)構(gòu)
  1.3  傳統(tǒng)的FPGA開發(fā)基本流程
  1.4  Xilinx FPGA家族介紹
  1.5  Xilinx開發(fā)工具與設計平臺
    1.5.1  ISE與Vivado、Vivado HLS簡介
    1.5.2  System Generator簡介
  1.6  為什么使用ZYNQ
    1.6.1  ZYNQ家族的優(yōu)勢
    1.6.2  ZYNQ家族的主要應用
    1.6.3  現(xiàn)有的ZYNQ家族器件
    1.6.4  ZYNQ家族的特性
  1.7  UltraFast設計方法
第2章  ZYNQ的體系、結(jié)構(gòu)與開發(fā)思想
  2.1  應用處理器單元
    2.1.1  APU的基本功能
    2.1.2  APU的系統(tǒng)級視圖
  2.2  信號、接口與引腳
    2.2.1  電源引腳
    2.2.2  PS I/O引腳
    2.2.3  PS-PL電平移位使能
    2.2.4  PS-PL MIO-EMIO信號與接口
  2.3  時鐘
    2.3.1  時鐘系統(tǒng)
    2.3.2  CPU時鐘
  2.4  復位
    2.4.1  復位后的啟動流程
    2.4.2  復位資源
  2.5  JTAG調(diào)試與測試
  2.6  啟動與配置
    2.6.1  PS的啟動過程
    2.6.2  PL的啟動過程
  2.7  系統(tǒng)互聯(lián)結(jié)構(gòu)
  2.8  可編程邏輯PL
    2.8.1  PL的組件
    2.8.2  輸入/輸出
    2.8.3  PL的配置
  2.9  ZYNQ開發(fā)思想
    2.9.1  ZYNQ-7000軟件開發(fā)的特點
    2.9.2  ZYNQ-7000 SoC軟件與應用的開發(fā)流程
    2.9.3  設備的驅(qū)動架構(gòu)
    2.9.4  裸機程序開發(fā)流程
    2.9.5  Linux程序開發(fā)
  2.10  設計基于PL的算法加速器
    2.10.1  用PL為PS卸載
    2.10.2  PL與存儲系統(tǒng)的性能
    2.10.3  選擇PL接口
第3章  ZYNQ-7000 AP SoC設計與開發(fā)流程
  3.1  ZYNQ-7000 AP SoC開發(fā)流程簡介
  3.2  基于Vivado+SDK的設計與開發(fā)
    3.2.1  使用Vivado構(gòu)建硬件平臺
    3.2.2  使用SDK完成軟件開發(fā)
    3.2.3  啟動鏡像文件的生成與下載
  3.3  基于PlanAhead+SDK的設計與開發(fā)
第4章  ARM Cortex-A9外圍設備應用實例
  4.1  MIO/EMIO接口
    4.1.1  MIO/EMIO接口功能概述
    4.1.2  應用實例
  4.2  通用I/O模塊GPIO
    4.2.1  GPIO簡介
    4.2.2  功能詳述
    4.2.3  編程指南
    4.2.4  應用實例
  4.3  中斷控制器GIC
    4.3.1  GIC簡介
    4.3.2  中斷源分類
    4.3.3  中斷優(yōu)先級仲裁
    4.3.4  相關寄存器
    4.3.5  應用實例
  4.4  定時器系統(tǒng)
    4.4.1  定時器系統(tǒng)簡介
    4.4.2  私有定時器、私有看門狗
    4.4.3  全局定時器
    4.4.4  系統(tǒng)看門狗
    4.4.5  TTC單元
    4.4.6  編程指南
    4.4.7  相關寄存器
    4.4.8  應用實例
第5章  XADC模塊應用實例
  5.1  簡介
  5.2  功能詳述
    5.2.1  XADC模塊相關引腳
    5.2.2  模擬量輸入類型及量化關系
    5.2.3  電壓、溫度的記錄與報警
    5.2.4  自動校正功能
  5.3  XADC工作模式
    5.3.1  單通道模式
    5.3.2  自動序列模式
    5.3.3  外部多路復用器模式
  5.4  控制接口
    5.4.1  DPR/JTAG-TAP接口
    5.4.2  常用接口單元
  5.5  相關寄存器
    5.5.1  狀態(tài)寄存器
    5.5.2  控制寄存器
  5.6  應用實例
    5.6.1  基于Vivado的XADC模塊硬件配置
    5.6.2  基于SDK的軟件開發(fā)
第6章  用戶IP核的定制
  6.1  基于Vivado的用戶IP核封裝與例化
    6.1.1  用戶IP核的建立
    6.1.2  用戶IP核邏輯功能的設計與封裝
    6.1.3  用戶IP核的例化
  6.2  基于SDK的編程指導
第7章  基于模型的DSP設計
  7.1  System Generator的安裝、系統(tǒng)要求與配置
  7.2  Simulink的基本使用方法
  7.3  創(chuàng)建基于System Generator的簡單設計
  7.4  定點數(shù)據(jù)類型的處理
  7.5  系統(tǒng)控制與狀態(tài)機
  7.6  多速率與串并轉(zhuǎn)換
  7.7  使用存儲單元
  7.8  在Vivado IDE中使用System Generator模型
  7.9  把C/C++程序?qū)�入System Generator模型
  7.10  把System Generator模型封裝為自定義IP
  7.11  對System Generator中生成的AXI4-Lite接口的模型進行驗證
第8章  Vivado高層次綜合
  8.1  Vivado HLS的基本開發(fā)方法
  8.2  Vivado HLS中的數(shù)據(jù)類型
    8.2.1  任意精度整數(shù)類型
    8.2.2  Vivado HLS支持的數(shù)學函數(shù)類型
  8.3  Vivado HLS中的接口綜合
    8.3.1  模塊級別的I/O協(xié)議
    8.3.2  端口類型的處理
    8.3.3  如何把數(shù)組實現(xiàn)為RTL接口
    8.3.4  如何把數(shù)組實現(xiàn)為AXI4的相關接口
  8.4  在Vivado IPI中使用HLS生成的IP
  8.5  把使用HLS生成的IP用作PS的外設
第9章  MicroZed開發(fā)板的介紹
  9.1  MicroZed基本介紹
  9.2  下載程序與測試
  9.3  測試更多的DDR內(nèi)存空間
  9.4  在MicroZed上運行開源Linux
    9.4.1  在Linux中控制GPIO
    9.4.2  在Linux中進行以太網(wǎng)通信
    9.4.3  測試PS與USB的通信
    9.4.4  由PS向PL提供時鐘信號
參考文獻