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Verilog HDL是一種使用廣泛的硬件描述語言，目前在國(guó)內(nèi)無論是集成電路還是嵌入式設(shè)計(jì)的相關(guān)專業(yè)都會(huì)使用到這種硬件描述語言。市面上介紹Verilog HDL的教材非常廣泛，各有不同的偏重。在第1版廣泛應(yīng)用的基礎(chǔ)上，吸收了眾多讀者的寶貴建議，大幅完善了第2版內(nèi)容。本書著重從設(shè)計(jì)角度入手，每章都力求讓讀者掌握一種設(shè)計(jì)方法，能夠利用本章知識(shí)進(jìn)行完整的設(shè)計(jì)，從模塊的角度逐步完成對(duì)Verilog HDL語法的學(xué)習(xí)，從而在整體上掌握Verilog HDL語法。為了達(dá)到這個(gè)目的，每章中都會(huì)給出使用本章知識(shí)完成的實(shí)例，按照門級(jí)、數(shù)據(jù)流級(jí)、行為級(jí)、任務(wù)和函數(shù)、測(cè)試模塊、可綜合設(shè)計(jì)和完整實(shí)例的順序向讀者介紹Verilog HDL的語法和使用方式。書中出現(xiàn)的所有代碼均經(jīng)過仿真，力求準(zhǔn)確，另外配套有書中所有實(shí)例源文件和實(shí)例操作的視頻講解。

再版前言
Verilog HDL是一種使用非常廣泛的硬件描述語言，可以使用在電路和系統(tǒng)級(jí)的設(shè)計(jì)上，也可以作為嵌入式開發(fā)的編程語言之一。隨著集成電路產(chǎn)業(yè)在我國(guó)的蓬勃發(fā)展，HDL語言的教學(xué)工作也在很多高校展開，市面上也有很多國(guó)內(nèi)外的優(yōu)秀教材。
作者從事Verilog HDL課程教學(xué)多年，使用過十余種本版和引進(jìn)版的教材，然而在教學(xué)課程結(jié)束之后，學(xué)生反饋回來的信息，往往是難以應(yīng)用。造成這種情況的原因很多，一是部分教材過于偏重語法細(xì)節(jié)，在一個(gè)細(xì)小的語法上糾結(jié)太多，使學(xué)生陷入了語法大于一切的迷途；二是在學(xué)習(xí)中與實(shí)際電路脫節(jié)，寫出的代碼只適合仿真，不知硬件描述語言最終面向的對(duì)象是硬件，只能仿真的代碼用途有限；三是缺少直觀的認(rèn)識(shí)，對(duì)編寫的代碼、模塊等只有紙面上的了解，不去追究其內(nèi)部的細(xì)節(jié)。這樣學(xué)習(xí)Verilog HDL語言之后，效果和沒學(xué)之前相比，只是多認(rèn)識(shí)了一些語法而已。
自本書第1版2014年出版以來，獲得讀者的廣泛歡迎，已多次重印，并且，很多讀者來信介紹他們具體應(yīng)用Verilog HDL的情況，對(duì)本書提出了很多寶貴意見和建議。在此基礎(chǔ)上，我們根據(jù)用戶建議，結(jié)合相關(guān)企業(yè)應(yīng)用的需求和高校教學(xué)需求修訂了第1版內(nèi)容。相對(duì)于第1版本，本書刪減了一些使用頻率較低的語法，降低了讀者掌握語法的難度，同時(shí)增加了一些實(shí)例，使讀者有更多可以學(xué)習(xí)和揣摩的范例，能更好地理解代碼的設(shè)計(jì)。
本書在簡(jiǎn)單地介紹了數(shù)字電路和Verilog HDL的相互關(guān)系之后，比較簡(jiǎn)潔地介紹了基本語法，在介紹語法時(shí)給出了范例，以使語義明了，并且為每章出現(xiàn)的語法匹配了綜合實(shí)例，使讀者進(jìn)一步加深認(rèn)識(shí)。而在介紹語法之后，重點(diǎn)內(nèi)容放在如何編寫可綜合的設(shè)計(jì)模塊上，使讀者最后編寫的模塊可以在硬件電路上實(shí)現(xiàn)，本書按如下結(jié)構(gòu)進(jìn)行展開。
第1章，Verilog HDL入門簡(jiǎn)介。主要回顧數(shù)字電路的設(shè)計(jì)過程，并介紹使用Verilog HDL進(jìn)行電路設(shè)計(jì)的基本流程和簡(jiǎn)單示例，使讀者有一個(gè)初步的了解。
第2章，Verilog HDL門級(jí)建模。介紹Verilog HDL門級(jí)建模的基本語法，主要講解基本邏輯門的使用方法和層次化建模思想，嘗試設(shè)計(jì)一個(gè)可以執(zhí)行的模塊，并補(bǔ)充了必需的語法，在章節(jié)的最后給出了四個(gè)門級(jí)建模的實(shí)例，供讀者參考。
第3章，Verilog HDL數(shù)據(jù)流級(jí)建模。介紹數(shù)據(jù)流級(jí)建模的相關(guān)語法，主要是一些操作數(shù)的定義和操作符的使用方法，這些操作數(shù)和操作符是Verilog HDL的建�；A(chǔ)，在實(shí)際設(shè)計(jì)中使用頻繁，所以在這些語法中給出了很多小例子，在學(xué)習(xí)時(shí)要注意例子間的細(xì)小差別。
第4章，Verilog HDL行為級(jí)建模。行為級(jí)建模，也是進(jìn)行Verilog HDL設(shè)計(jì)的基本語法，主要介紹initial和always結(jié)構(gòu)在電路中的使用情況，以及一些語句，如if語句、case語句、for語句和循環(huán)語句，講解順序塊和并行塊的適用情況，并介紹命名塊和塊的禁用語法，最后通過幾個(gè)實(shí)例，用這些語法進(jìn)行電路設(shè)計(jì)。
第5章，任務(wù)、函數(shù)與編譯指令。函數(shù)和任務(wù)是Verilog HDL中的重要組成部分，它們是一些具有實(shí)際功能的代碼片段，類似于子程序，可以在Verilog HDL代碼中直接調(diào)用，非常靈活。另外，編譯指令是仿真中的重要指令，也需要理解其用法。
第6章，Verilog HDL測(cè)試模塊。從仿真測(cè)試的角度編寫測(cè)試模塊，力圖用多種方式生成不同信號(hào)，給出同一種信號(hào)的多種表達(dá)形式，開闊讀者的設(shè)計(jì)思路，使讀者能夠按照自己習(xí)慣的思路來編寫測(cè)試信號(hào)，而不是局限在某一種寫法上。
第7章，可綜合模型設(shè)計(jì)。從本章開始，所有的模塊都是可以綜合成最終電路的，因?yàn)閂erilog HDL語言就是要編寫可以生成實(shí)際電路的模塊代碼�？删C合模型設(shè)計(jì)中需要注意許多問題，如阻塞和非阻塞賦值、多驅(qū)動(dòng)問題、敏感列表問題等，還有一些語法根本不可以綜合，本章也一一列出。最后介紹了流水線的基本思想，并給出了一個(gè)雛形。
第8章，有限狀態(tài)機(jī)設(shè)計(jì)。狀態(tài)機(jī)的設(shè)計(jì)是時(shí)序電路設(shè)計(jì)的核心，越大型的時(shí)序電路狀態(tài)機(jī)就越顯得重要。本章不僅介紹了moore型和mealy型狀態(tài)機(jī)的區(qū)別，給出了一段式、兩段式和三段式的寫法，而且從硬件電路的角度對(duì)狀態(tài)機(jī)不同寫法得到的電路信號(hào)變化進(jìn)行解釋，使讀者更明白所寫模塊變成電路后的工作狀況。
第9章，常見功能電路的HDL模型。本章一方面讓讀者對(duì)這些功能電路有一定的了解，另一方面也是希望讀者能在這些例子中進(jìn)一步學(xué)習(xí)Verilog HDL編寫模塊的設(shè)計(jì)方法。
第10章，完整的設(shè)計(jì)實(shí)例。本章有三個(gè)綜合實(shí)例，從設(shè)計(jì)的提出開始，到最后的時(shí)序仿真結(jié)束，完成前端設(shè)計(jì)的基本流程，使讀者有一個(gè)整體的流程認(rèn)知。
第11章，實(shí)驗(yàn)。本章有七個(gè)實(shí)驗(yàn)，實(shí)驗(yàn)部分采用了比較新穎的方式，每個(gè)實(shí)驗(yàn)都有一個(gè)主題，在完成這個(gè)主題的過程中，需要讀者編寫一些代碼，同時(shí)也給出了參考代碼。讀者一方面可以通過這些實(shí)驗(yàn)來完成一些實(shí)例的設(shè)計(jì)，另一方面在設(shè)計(jì)中也可以進(jìn)一步掌握實(shí)驗(yàn)中涉及的語法。每個(gè)實(shí)驗(yàn)都分成了學(xué)生版和輔導(dǎo)版兩個(gè)部分，學(xué)生版可以直接在實(shí)驗(yàn)中給學(xué)生使用，輔導(dǎo)版則可以給教師作為參考或?qū)W生自學(xué)輔導(dǎo)使用。
第12章，課程設(shè)計(jì)。本章是一些規(guī)模中等的設(shè)計(jì)模塊，每個(gè)題目都給出了設(shè)計(jì)要求、實(shí)現(xiàn)代碼和仿真結(jié)果，部分題目還給出了引腳配置，每個(gè)題目的最后都提出了一些問題，還給出了功能擴(kuò)展建議，當(dāng)學(xué)生覺得題目簡(jiǎn)單想要加大難度時(shí)可以使用這些擴(kuò)展功能。
附錄A，課程測(cè)試樣卷。給出了測(cè)試題，可以檢查讀者的掌握情況。
附錄B，習(xí)題及樣卷答案。給出了習(xí)題和測(cè)試題的答案，以便參考。
在學(xué)習(xí)Verilog HDL的過程中，一定要多編寫代碼，多進(jìn)行仿真，這樣可以幫助讀者更好地掌握語法和設(shè)計(jì)思想。另外，如果有條件的話，建議使用一些FPGA或CPLD的開發(fā)板，把設(shè)計(jì)的模塊用開發(fā)板實(shí)現(xiàn)，對(duì)讀者的學(xué)習(xí)非常有益。
本書第1～6章和測(cè)試題部分由哈爾濱理工大學(xué)于斌編寫，第7~12章由哈爾濱理工大學(xué)黃海編寫。參與本書編寫和視頻開發(fā)的人員還有謝龍漢、蔡思祺、林偉、魏艷光、林木議、王悅陽、林偉潔、林樹財(cái)、鄭曉、吳苗、李翔、朱小遠(yuǎn)、唐培培、耿煜、尚濤、鄧奕、張桂東、魯力等。由于時(shí)間倉(cāng)促，書中疏漏之處，請(qǐng)讀者批評(píng)指正，可通過電子郵件yubin@hrbust.edu.cn與我們交流。本書配套素材光盤內(nèi)容。請(qǐng)?jiān)谌A信教育資源網(wǎng)（www.hxedu.com.cn）的本書頁面下載，或與本書作者和編輯聯(lián)系。

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