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本書(shū)從FPGA開(kāi)發(fā)入門(mén)與芯片實(shí)際開(kāi)發(fā)應(yīng)用角度出發(fā)，全面介紹了FPGA設(shè)計(jì)所需的理論基礎(chǔ)和工具應(yīng)用。書(shū)中針對(duì)Verilog HDL設(shè)計(jì)的基礎(chǔ)語(yǔ)法進(jìn)行了系統(tǒng)的介紹，對(duì)Verilog HDL中一些常接觸并容易出錯(cuò)的概念進(jìn)行了詳細(xì)說(shuō)明。同時(shí)，書(shū)中還介紹了在數(shù)字電路設(shè)計(jì)中常用的EDA工具、狀態(tài)機(jī)、仿真與測(cè)試方法。全書(shū)內(nèi)容介紹深入淺出，結(jié)合作者多年來(lái)使用Verilog HDL的心得體會(huì)和積累，列舉了豐富的設(shè)計(jì)實(shí)例，展現(xiàn)了許多仿真設(shè)計(jì)流程，全面總結(jié)和深入闡述了在Verilog HDL中一些設(shè)計(jì)技巧、設(shè)計(jì)理念，適合廣大電路設(shè)計(jì)開(kāi)發(fā)人員、電子愛(ài)好者和初學(xué)者全面學(xué)習(xí)。本書(shū)適合廣大電路設(shè)計(jì)開(kāi)發(fā)人員閱讀，也可以作為高等院校電子信息、電氣自動(dòng)化等相關(guān)專(zhuān)業(yè)的教學(xué)用書(shū)。

隨著電子技術(shù)的不斷發(fā)展，現(xiàn)在數(shù)字電路設(shè)計(jì)思想和方法都進(jìn)入了一個(gè)全新的階段。FPGA/CPLD可編程邏輯器件的功能越來(lái)越強(qiáng)大，應(yīng)用也越來(lái)越廣泛，為了能夠快速地應(yīng)用FPGA/CPLD進(jìn)行項(xiàng)目開(kāi)發(fā)，選擇一種快速的開(kāi)發(fā)方式很重要，而基于硬件描述語(yǔ)言的設(shè)計(jì)是比較高效的。所以要想應(yīng)用FPGA/CPLD進(jìn)行系統(tǒng)設(shè)計(jì)，掌握一種硬件描述語(yǔ)言是必不可少的，當(dāng)然硬件描述語(yǔ)言中Verilog HDL和VHDL是首選。這兩種語(yǔ)言都是IEEE標(biāo)準(zhǔn)的描述語(yǔ)言。本書(shū)基于Verilog HDL進(jìn)行講解。
Verilog HDL與C語(yǔ)言語(yǔ)法相似，具有簡(jiǎn)潔、易掌握的特點(diǎn)，是目前使用較廣泛的硬件描述語(yǔ)言之一。本書(shū)不僅對(duì)Verilog HDL的基礎(chǔ)語(yǔ)法、常用語(yǔ)句、常用函數(shù)和任務(wù)進(jìn)行了詳細(xì)講解，同時(shí)對(duì)一些平常不容易理解的Verilog HDL的概念、設(shè)計(jì)技巧和使用要點(diǎn)進(jìn)行了深入剖析講解。另外，書(shū)中還對(duì)在數(shù)字電路設(shè)計(jì)中常用的EDA工具進(jìn)行介紹，這些工具可以幫助我們高效、高質(zhì)量地將設(shè)計(jì)代碼轉(zhuǎn)換為物理電路，同時(shí)一些工具，例如ModelSim，還可以為我們提供模擬仿真手段，它們的應(yīng)用極大地方便了系統(tǒng)設(shè)計(jì)。
全書(shū)內(nèi)容具有以下特點(diǎn)：
1. 零基礎(chǔ)入門(mén)，F(xiàn)PGA基礎(chǔ)、工具、應(yīng)用全涵蓋：簡(jiǎn)明實(shí)用，囊括FPGA 設(shè)計(jì)全貌，對(duì)基礎(chǔ)語(yǔ)法講解的同時(shí)，結(jié)合作者進(jìn)行FPGA開(kāi)發(fā)的心得體會(huì)和案例積累，幫助讀者了解FPGA芯片設(shè)計(jì)的思路并輕松入門(mén)；
2. 圖文并茂，視頻講解：結(jié)合典型開(kāi)發(fā)實(shí)例，同時(shí)輔以大量電路圖、結(jié)構(gòu)圖、示例圖，配合視頻講解，帶領(lǐng)讀者了解FPGA設(shè)計(jì)與開(kāi)發(fā)的全部細(xì)節(jié)與技巧，從而使讀者精通FPGA芯片開(kāi)發(fā)的各項(xiàng)實(shí)用技能。
本書(shū)在對(duì)基礎(chǔ)語(yǔ)法講解的同時(shí)，結(jié)合作者使用Verilog HDL的心得體會(huì)和積累，以通俗易懂的方式與讀者共享，摒棄晦澀難懂的說(shuō)教方式，結(jié)合實(shí)例以簡(jiǎn)單明了的方式呈現(xiàn)給讀者，幫助讀者熟悉FPGA設(shè)計(jì)開(kāi)發(fā)的流程，并不斷精進(jìn)。書(shū)中程序源代碼可掃下方二維碼下載。
本書(shū)由謝永昌主編，參加編寫(xiě)的還有李寧、陳淼、袁志偉、苗秀清、耿港、張伯虎等。由于作者水平有限，書(shū)中疏漏和不妥之處在所難免，特請(qǐng)讀者批評(píng)指正（歡迎關(guān)注下方微信公眾號(hào)二維碼交流）。

編者　

第一篇　基礎(chǔ)知識(shí)
第1章 FPGA應(yīng)用概述 002
1.1　EDA概述 002
1.1.1　FPGA與CPLD 002
1.1.2　Verilog HDL和VHDL 003
1.2　FPGA的基本結(jié)構(gòu) 004
1.3　FPGA的常用開(kāi)發(fā)工具 006
1.3.1　常用工具匯總一覽表 006
1.3.2　HDL前端輸入與系統(tǒng)管理軟件 008
1.3.3　HDL邏輯綜合軟件 008
1.3.4　仿真軟件 009

第2章 FPGA設(shè)計(jì)流程 010
2.1　需求分析 011
2.2　電路設(shè)計(jì)與輸入 011
2.3　功能實(shí)現(xiàn)與仿真 011
2.4　綜合優(yōu)化 012
2.5　時(shí)序仿真與驗(yàn)證 012
2.6　板級(jí)調(diào)試 013

第二篇　設(shè)計(jì)方法
第3章 Verilog HDL語(yǔ)言要素 016
3.1　注釋與格式 016
3.1.1　注釋 016
3.1.2　格式 018
3.2　標(biāo)識(shí)符 019
3.3　數(shù)據(jù)對(duì)象 020
3.3.1　常量 020
3.3.2　關(guān)鍵字 022
3.4　數(shù)據(jù)類(lèi)型 023
3.4.1　變量 024
3.4.2　線網(wǎng)類(lèi)型 025
3.5　表達(dá)式 027
3.5.1　操作數(shù) 027
3.5.2　操作符 030
3.5.3　表達(dá)式種類(lèi) 038

第4章 Verilog HDL基本語(yǔ)句 039
4.1　賦值語(yǔ)句 039
4.1.1　連續(xù)賦值語(yǔ)句 039
4.1.2　過(guò)程賦值語(yǔ)句 041
4.2　單元塊語(yǔ)句 045
4.2.1　順序塊begin-end 046
4.2.2　fork-join語(yǔ)句 047
4.3　流程控制語(yǔ)句 049
4.3.1　條件語(yǔ)句 049
4.3.2　循環(huán)語(yǔ)句 058

第5章 Verilog HDL的描述方式 063
5.1　門(mén)級(jí)結(jié)構(gòu)描述 063
5.1.1　門(mén)級(jí)結(jié)構(gòu)的組成 064
5.1.2　門(mén)級(jí)結(jié)構(gòu)的邏輯真值表 065
5.1.3　門(mén)級(jí)結(jié)構(gòu)描述實(shí)例 067
5.2　數(shù)據(jù)流描述 069
5.2.1　數(shù)據(jù)流描述特點(diǎn) 069
5.2.2　數(shù)據(jù)流描述實(shí)例 069
5.3　行為級(jí)描述 071
5.3.1　行為級(jí)描述特點(diǎn) 071
5.3.2　行為級(jí)描述實(shí)例 071

第6章 Verilog HDL的函數(shù)和任務(wù) 073
6.1　函數(shù) 073
6.1.1　函數(shù)定義 073
6.1.2　函數(shù)調(diào)用 074
6.2　任務(wù) 075
6.2.1　任務(wù)定義 075
6.2.2　任務(wù)調(diào)用 076
6.3　函數(shù)和任務(wù)的差異 078

第7章狀態(tài)機(jī) 079
7.1　狀態(tài)機(jī)的分類(lèi)與特點(diǎn) 079
7.1.1　狀態(tài)機(jī)的分類(lèi) 079
7.1.2　狀態(tài)機(jī)的特點(diǎn) 084
7.2　狀態(tài)機(jī)的設(shè)計(jì)方法 084
7.2.1　狀態(tài)機(jī)的設(shè)計(jì)流程 084
7.2.2　狀態(tài)機(jī)設(shè)計(jì)要點(diǎn) 085
7.2.3　狀態(tài)機(jī)的描述方法 087

第三篇　仿真與測(cè)試
第8章仿真 098
8.1　仿真概述 098
8.2　仿真中的延時(shí)描述 099
8.2.1　延時(shí)的表示方法 099
8.2.2　路徑延遲聲明specify 099
8.3　Testbench設(shè)計(jì)與使用要點(diǎn) 100
8.3.1　Testbench書(shū)寫(xiě)方法 101
8.3.2　時(shí)鐘、復(fù)位的寫(xiě)法 103

第9章測(cè)試用例設(shè)計(jì) 108
9.1　組合邏輯電路仿真設(shè)計(jì) 108
9.1.1　8-3線編碼器示例 108
9.1.2　4位加法器示例 109
9.2　時(shí)序電路仿真設(shè)計(jì) 112
9.2.1　D觸發(fā)器示例 112
9.2.2　4位計(jì)數(shù)器示例 114

第四篇　設(shè)計(jì)實(shí)例
第10章 Verilog設(shè)計(jì)實(shí)例 120
10.1　Verilog基礎(chǔ)設(shè)計(jì)實(shí)例 120
10.1.1　簡(jiǎn)單組合邏輯電路設(shè)計(jì) 120
10.1.2　簡(jiǎn)易有限狀態(tài)機(jī)設(shè)計(jì) 126
10.1.3　跑馬燈設(shè)計(jì) 129
10.1.4　數(shù)碼管顯示設(shè)計(jì) 135
10.2　Verilog進(jìn)階設(shè)計(jì)實(shí)例 139
10.2.1　IIC通信 139
10.2.2　SPI通信 162
10.2.3　串口通信設(shè)計(jì) 173
10.2.4　紅外遙控設(shè)計(jì) 192

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