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本書系統(tǒng)介紹了數(shù)字電路設(shè)計(jì)的基本理論，詳細(xì)介紹了數(shù)字電路的分析與設(shè)計(jì)方法。為了符合數(shù)字系統(tǒng)設(shè)計(jì)的發(fā)展趨勢，引入了可編程邏輯器件和硬件描述語言。全書公分9章，主要包括數(shù)字邏輯基礎(chǔ)，Verilog HDL語法基礎(chǔ)，組合邏輯電路，觸發(fā)器，時(shí)序邏輯電路，數(shù)模轉(zhuǎn)換與模數(shù)轉(zhuǎn)換，信號的產(chǎn)生與變換，可編程邏輯器件，綜合案例應(yīng)用設(shè)計(jì)。相比于第一版，本書在內(nèi)容整體架構(gòu)上進(jìn)行了修改，使得內(nèi)容分布更符合學(xué)生的認(rèn)知過程，同時(shí)，進(jìn)一步豐富了課后習(xí)題和綜合案例。

第二版前言為了更好地滿足培養(yǎng)高素質(zhì)應(yīng)用型人才的要求，經(jīng)過教學(xué)改革與實(shí)踐，我們在第一版的基礎(chǔ)上修訂了本教材。力求于講清楚基本概念、基本電路的工作原理、基本分析與設(shè)計(jì)方法，進(jìn)一步強(qiáng)化實(shí)際應(yīng)用。本次修訂主要做了以下幾個(gè)方面的工作。（1）從課程目的和任務(wù)出發(fā)，修訂了教材各章內(nèi)容結(jié)構(gòu),改變了部分章節(jié)的前后次序及增刪了部分章節(jié)的內(nèi)容。由淺入深、由基礎(chǔ)到應(yīng)用，使內(nèi)容與結(jié)構(gòu)更加合理，更加符合循序漸進(jìn)的原則，便于教學(xué)。（2）改編和增加了部分章節(jié)所附例題和習(xí)題，使例題和習(xí)題與教材正文結(jié)合得更加緊密，使之更好地作為正文的補(bǔ)充。（3）增加了Verilog綜合應(yīng)用案例，使案例覆蓋更加全面，更有利于提高讀者的工程應(yīng)用能力。參加本書編寫工作的有周斌（第2、8、9章，第5.5節(jié)），蔡苗（第3、6章），蔡紅娟（第5.3、5.4節(jié)，第7章），陳艷（第1章），黎貝貝（第4章，第5.1、5.2節(jié)）。周斌任主編，并負(fù)責(zé)全書的統(tǒng)稿、校訂，蔡紅娟、蔡苗、陳艷、黎貝貝任副主編。在本書的編寫工程中，翟晟、呂建才、高弘揚(yáng)等老師也做了大量的工作，在此深深地表示感謝。此外，在本書的編寫過程中，殷小貢老師、李海老師、徐安靜老師對本書進(jìn)行了審核，并提出了許多寶貴的意見，在此對他們給予的熱情幫助和支持表示衷心的感謝。本書引用了許多專家著作中的研究成果，在此特向他們表示由衷的感謝。由于編者能力和水平有限，書中難免存在疏漏和不足之處，敬請廣大讀者批評指正。

第1章數(shù)字邏輯基礎(chǔ)(1)

1.1概述(1)

1.2數(shù)制和代碼(1)

1.2.1十進(jìn)制數(shù)和二進(jìn)制數(shù)(1)

1.2.2十六進(jìn)制和八進(jìn)制(2)

1.2.3不同進(jìn)制數(shù)之間的轉(zhuǎn)換(3)

1.2.4二進(jìn)制符號數(shù)的表示法(6)

1.2.5二進(jìn)制代碼(7)

1.3邏輯運(yùn)算(9)

1.3.1基本邏輯運(yùn)算(10)

1.3.2復(fù)合邏輯運(yùn)算(11)

1.3.3正負(fù)邏輯問題(12)

1.4邏輯門電路(14)

1.4.1半導(dǎo)體的開關(guān)特性(14)

1.4.2簡單門電路(17)

1.4.3TTL集成門電路(18)

1.4.4CMOS集成門電路(26)

1.5邏輯函數(shù)的化簡法(27)

1.5.1基本公式和定律(28)

1.5.2基本運(yùn)算規(guī)則(31)

1.5.3邏輯函數(shù)代數(shù)法化簡(32)

1.6邏輯函數(shù)的卡諾圖化簡法(34)

1.6.1最小項(xiàng)的定義及其性質(zhì)(34)

1.6.2卡諾圖(35)

1.6.3邏輯函數(shù)的卡諾圖表示(37)

1.6.4邏輯函數(shù)卡諾圖化簡(37)

1.6.5具有約束的邏輯函數(shù)化簡(39)

1.7邏輯函數(shù)的描述方法及轉(zhuǎn)換(41)

1.7.1邏輯函數(shù)的描述方法(41)

1.7.2幾種描述方法之間的轉(zhuǎn)換(43)

本章小結(jié)(45)

習(xí)題1(45)

第2章Verilog HDL語法基礎(chǔ)(50)

2.1Verilog HDL程序的基本結(jié)構(gòu)(50)

2.1.1Verilog程序的設(shè)計(jì)風(fēng)格(50)

2.1.2Verilog模塊的基本結(jié)構(gòu)(51)

2.2Verilog的基本語法(54)

2.2.1空白符、標(biāo)識符和關(guān)鍵字(54)

2.2.2常量(54)

2.2.3變量(58)

2.3Verilog運(yùn)算符(59)

2.3.1算術(shù)運(yùn)算符(59)

2.3.2邏輯運(yùn)算符(60)

2.3.3位運(yùn)算符(61)

2.3.4關(guān)系運(yùn)算符(61)

2.3.5等式運(yùn)算符(61)

2.3.6縮位運(yùn)算符(62)

2.3.7移位運(yùn)算符(62)

2.3.8條件運(yùn)算符(63)

2.3.9拼接和復(fù)制運(yùn)算符(63)

2.4Verilog常用的建模方式(64)

2.4.1Verilog門級建模(64)

2.4.2Verilog的數(shù)據(jù)流建模(67)

2.4.3Verliog的行為建模(68)

2.5編譯預(yù)處理命令(77)

2.5.1宏編譯指令(77)

2.5.2文件包含指令(78)

2.5.3條件編譯指令(78)

2.5.4時(shí)間標(biāo)度指令(79)

本章小結(jié)(80)

習(xí)題2(81)

第3章組合邏輯電路(85)

3.1組合邏輯電路概述(85)

3.2組合邏輯電路的分析與設(shè)計(jì)(85)

3.2.1組合邏輯電路的分析(85)

3.2.2組合邏輯電路設(shè)計(jì)(88)

3.3組合邏輯電路中的競爭冒險(xiǎn)(93)

3.3.1產(chǎn)生競爭冒險(xiǎn)的原因(93)

3.3.2競爭冒險(xiǎn)的判斷(94)

3.3.3消除競爭冒險(xiǎn)的方法(95)

3.4常用組合邏輯電路(96)

3.4.1加法器(96)

3.4.2數(shù)值比較器(102)

3.4.3編碼器(105)

3.4.4譯碼器(112)

3.4.5數(shù)據(jù)選擇器和數(shù)據(jù)分配器(122)

3.5組合邏輯電路的Verilog描述(130)

3.5.1用Verilog設(shè)計(jì)組合邏輯電路的方法(130)

3.5.2用模塊實(shí)例化實(shí)現(xiàn)層次化的電路設(shè)計(jì)(130)

3.5.3組合邏輯電路的Verilog描述應(yīng)用舉例(134)

本章小結(jié)(142)

習(xí)題3(144)

第4章觸發(fā)器(150)

4.1基本RS觸發(fā)器(150)

4.1.1工作原理和邏輯功能(150)

4.1.2基本RS觸發(fā)器的特點(diǎn)(153)

4.1.3集成RS觸發(fā)器(153)

4.2同步觸發(fā)器(154)

4.2.1同步RS觸發(fā)器(154)

4.2.2同步D觸發(fā)器(155)

4.2.3同步JK觸發(fā)器(157)

4.2.4同步T觸發(fā)器(159)

4.2.5同步觸發(fā)器的特點(diǎn)(161)

4.3邊沿觸發(fā)器(161)

4.3.1邊沿D觸發(fā)器(161)

4.3.2邊沿JK觸發(fā)器(162)

4.3.3集成邊沿觸發(fā)器(163)

4.4不同類型觸發(fā)器之間的相互轉(zhuǎn)換(165)

4.4.1JK觸發(fā)器轉(zhuǎn)換成RS、D和T觸發(fā)器(166)

4.4.2D觸發(fā)器轉(zhuǎn)換成RS、JK和T觸發(fā)器(167)

4.5觸發(fā)器的應(yīng)用舉例(168)

4.6觸發(fā)器的Verilog描述(169)

本章小結(jié)(172)

習(xí)題4(173)

第5章時(shí)序邏輯電路(180)

5.1時(shí)序邏輯電路概述(180)

5.1.1時(shí)序邏輯電路的特點(diǎn)及分類(180)

5.1.2時(shí)序邏輯電路的功能描述方法(181)

5.2時(shí)序邏輯電路的分析(182)

5.2.1時(shí)序邏輯電路的分析步驟(182)

5.2.2同步時(shí)序邏輯電路分析舉例(183)

5.2.3異步時(shí)序邏輯電路分析舉例(189)

5.3時(shí)序邏輯電路的設(shè)計(jì)(191)

5.3.1同步時(shí)序邏輯電路的設(shè)計(jì)(191)

5.3.2異步時(shí)序邏輯電路的設(shè)計(jì)(199)

5.4常用時(shí)序邏輯電路(201)

5.4.1寄存器與移位寄存器(201)

5.4.2計(jì)數(shù)器(206)

5.4.3脈沖序列信號發(fā)生器(220)

5.4.4脈沖分配器(224)

5.5時(shí)序邏輯電路的Verilog描述(225)

5.5.1寄存器和移位寄存器的Verilog描述(225)

5.5.2計(jì)數(shù)器的Verilog描述(227)

5.5.3狀態(tài)機(jī)的Verilog描述(230)

本章小結(jié)(235)

習(xí)題5(236)

第6章數(shù)/模轉(zhuǎn)換與模/數(shù)轉(zhuǎn)換(245)

6.1概述(245)

6.2DAC(246)

6.2.1D/A轉(zhuǎn)換的基本知識(246)

6.2.2常用的數(shù)模轉(zhuǎn)換技術(shù)(247)

6.2.3數(shù)模轉(zhuǎn)換器的性能指標(biāo)(250)

6.2.4集成DAC(251)

6.3ADC(252)

6.3.1A/D轉(zhuǎn)換的基本知識(252)

6.3.2常用的A/D轉(zhuǎn)換技術(shù)(254)

6.3.3ADC的性能指標(biāo)(260)

6.3.4集成ADC(261)

本章小結(jié)(262)

習(xí)題6(263)

第7章脈沖波形的產(chǎn)生與變換(267)

7.1集成定時(shí)器555(267)

7.2多諧振蕩器(268)

7.2.1555定時(shí)器構(gòu)成的多諧振蕩器(269)

7.2.2門電路構(gòu)成的多諧振蕩器(271)

7.2.3石英晶體多諧振蕩器(272)

7.2.4多諧振蕩器的應(yīng)用(273)

7.3單穩(wěn)態(tài)觸發(fā)器(275)

7.3.1555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器(275)

7.3.2門電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器(277)

7.3.3集成單穩(wěn)態(tài)觸發(fā)器(280)

7.3.4單穩(wěn)態(tài)觸發(fā)器的應(yīng)用(282)

7.4施密特觸發(fā)器(283)

7.4.1555定時(shí)器構(gòu)成的施密特觸發(fā)器(284)

7.4.2門電路構(gòu)成的施密特觸發(fā)器(285)

7.4.3集成施密特觸發(fā)器(286)

7.4.4施密特觸發(fā)器的應(yīng)用(286)

本章小結(jié)(288)

習(xí)題7(289)

第8章可編程邏輯器件(292)

8.1概述(292)

8.2基本結(jié)構(gòu)和表示方法(293)

8.2.1基本結(jié)構(gòu)(293)

8.2.2PLD電路的表示方法(293)

8.2.3PLD的分類(296)

8.3低密度可編程邏輯器件(296)

8.3.1可編程只讀存儲器(296)

8.3.2可編程邏輯陣列(298)

8.3.3可編程陣列邏輯(298)

8.3.4通用陣列邏輯(GAL)(299)

8.4復(fù)雜可編程邏輯器件(301)

8.4.1CPLD的基本結(jié)構(gòu)(302)

8.4.2典型CPLD器件的結(jié)構(gòu)(302)

8.5現(xiàn)場可編程門陣列(306)

8.5.1FPGA的基本結(jié)構(gòu)(307)

8.5.2典型FPGA器件的結(jié)構(gòu)(309)

8.6CPLD/FPGA的設(shè)計(jì)流程和編程(315)

8.6.1CPLD/FPGA的設(shè)計(jì)流程(316)

8.6.2CPLD器件的編程(317)

8.6.3FPGA器件的配置(317)

本章小結(jié)(320)

習(xí)題9(321)

第9章綜合案例應(yīng)用設(shè)計(jì)(322)

9.1彩燈控制器設(shè)計(jì)(322)

9.1.1設(shè)計(jì)要求(322)

9.1.2基本結(jié)構(gòu)(323)

9.1.3設(shè)計(jì)實(shí)現(xiàn)(324)

9.2溫度監(jiān)控報(bào)警電路設(shè)計(jì)(327)

9.2.1設(shè)計(jì)要求(327)

9.2.2基本結(jié)構(gòu)(327)

9.2.3設(shè)計(jì)實(shí)現(xiàn)(328)

9.3交通燈信號控制器設(shè)計(jì)(331)

9.3.1設(shè)計(jì)要求(331)

9.3.2基本結(jié)構(gòu)(331)

9.3.3設(shè)計(jì)實(shí)現(xiàn)(332)

9.4數(shù)字密碼鎖設(shè)計(jì)(335)

9.4.1數(shù)字密碼鎖設(shè)計(jì)要求(335)

9.4.2數(shù)字密碼鎖的基本結(jié)構(gòu)(335)

9.4.3設(shè)計(jì)實(shí)現(xiàn)(336)

本章小結(jié)(339)

習(xí)題9(340)

附錄AVerilog HDL(IEEE Std 13642001)支持的關(guān)鍵字(341)

參考文獻(xiàn)(342)

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