1 數(shù)字邏輯基礎(chǔ) 1.1　數(shù)字信號的基本概念　1 1.1.1模擬信號與數(shù)字信號　1 1.1.2數(shù)字信號的描述方法　2 1.2　數(shù)制及其相互轉(zhuǎn)換　3 1.2.1　幾種常用的數(shù)制　4 1.2.2　數(shù)制轉(zhuǎn)換　5 1.3　二進(jìn)制數(shù)的算術(shù)運(yùn)算　8 1.3.1　無符號二進(jìn)制數(shù)的算術(shù)運(yùn)算　8 1.3.2　帶符號二進(jìn)制數(shù)的表示　9 1.3.3　二進(jìn)制補(bǔ)碼的減法運(yùn)算　11 1.4　碼制　13 1.4.1二-十進(jìn)制碼　13 1.4.2格雷碼　14 1.4.3奇偶校驗(yàn)碼　15 1.4.4　ASCII碼　16 1.5　邏輯運(yùn)算及邏輯門　17 1.5.1基本邏輯運(yùn)算及對應(yīng)的邏輯門　17 1.5.2　常用復(fù)合邏輯運(yùn)算及對應(yīng)的邏輯門　21 1.5.3　邏輯門電路的應(yīng)用　24 1.6　集成邏輯門簡介　26 1.6.1　數(shù)字集成電路簡介　26 1.6.2　幾種常用的集成邏輯門　27 1.6.3　集成邏輯門電路的一般特性　27 小　結(jié)　30 自我檢驗(yàn)題　31 習(xí)　題　31 實(shí)踐訓(xùn)練　33 2　邏輯代數(shù)　35 2.1　邏輯代數(shù)的基本公式和規(guī)則　35 2.1.1邏輯代數(shù)的基本公式　35 2.1.2邏輯代數(shù)的基本規(guī)則　36 2.2　邏輯函數(shù)的代數(shù)化簡法　37 2.2.1　邏輯函數(shù)的最簡形式　37 2.2.2　邏輯函數(shù)的代數(shù)化簡法　38 2.3　邏輯函數(shù)表達(dá)式的兩種標(biāo)準(zhǔn)形式　40 2.3.1　最小項(xiàng)與最小項(xiàng)表達(dá)式　41 2.3.2　最大項(xiàng)與最大項(xiàng)表達(dá)式　42 2.4　邏輯函數(shù)的卡諾圖化簡法　44 2.4.1　用卡諾圖表示邏輯函數(shù)　44 2.4.2　用卡諾圖化簡邏輯函數(shù)　47 2.4.3含無關(guān)項(xiàng)的邏輯函數(shù)及其化簡　49 2.4.4　多輸出邏輯函數(shù)的化簡　52 2.5　邏輯符號的等效變換　53 小　結(jié)　54 自我檢驗(yàn)題　55 習(xí)　題　56 實(shí)踐訓(xùn)練　58 3　組合邏輯電路　59 3.1　概 述　59 3.2　組合邏輯電路的分析　59 3.3　組合邏輯電路的設(shè)計(jì)　61 3.4常用組合邏輯電路　64 3.4.1　編碼器　64 3.4.2　譯碼器/數(shù)據(jù)分配器　67 3.4.3　數(shù)據(jù)選擇器　76 3.4.4　數(shù)值比較器　81 3.4.5　加法器　84 ＊3.5組合邏輯電路的競爭冒險(xiǎn)　89 3.5.1　競爭-冒險(xiǎn)現(xiàn)象及產(chǎn)生的原因　89 3.5.2　消去競爭冒險(xiǎn)的方法　91 3.6應(yīng)用舉例：搶答器電路　92 小　結(jié)　93 自我檢驗(yàn)題　93 習(xí)　題　94 實(shí)踐訓(xùn)練　98 4　鎖存器和觸發(fā)器　99 4.1　雙穩(wěn)態(tài)電路的基本特性　99 4.2　鎖存器　99 4.2.1　基本SR鎖存器　99 4.2.2　門控SR鎖存器　102 4.2.3　門控D鎖存器　103 4.3　觸發(fā)器的電路結(jié)構(gòu)和工作原理　105 4.3.1　主從D觸發(fā)器　106 4.3.2　有清零輸入和預(yù)置輸入的D觸發(fā)器　107 4.3.3　帶使能端的D觸發(fā)器　109 4.4觸發(fā)器的邏輯功能　109 4.4.1　D觸發(fā)器　110 4.4.2　JK觸發(fā)器　110 4.4.3　T觸發(fā)器　112 4.4.3　T ′觸發(fā)器　113 *4.5　觸發(fā)器的動(dòng)態(tài)特性　113 4.6應(yīng)用舉例：會(huì)客廳照明燈控制電路　115 小　結(jié)　117 自我檢驗(yàn)題　117 習(xí)　題　118 實(shí)踐訓(xùn)練　124 5　時(shí)序邏輯電路　127 5.1　概 述　127 5.1.1　時(shí)序邏輯電路的基本結(jié)構(gòu)及特點(diǎn)　127 5.1.2　時(shí)序邏輯電路的分類　128 5.2　時(shí)序邏輯電路的分析　129 5.2.1　時(shí)序邏輯電路分析的一般步驟　129 5.2.2　同步時(shí)序邏輯電路的分析舉例　130 5.2.3　異步時(shí)序邏輯電路的分析舉例　133 5.3　同步時(shí)序邏輯電路的設(shè)計(jì)　135 5.3.1　同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟　135 5.3.2　同步時(shí)序邏輯電路設(shè)計(jì)舉例　137 5.　4 寄存器和移位寄存器　143 5.4.1　寄存器　144 5.4.2　移位寄存器　144 5.4.3　集成移位寄存器及其應(yīng)用　146 5.5計(jì)數(shù)器　148 5.5.1　異步計(jì)數(shù)器　148 5.5.2　同步計(jì)數(shù)器　151 5.5.3　集成計(jì)數(shù)器及其應(yīng)用　155 5.6*　序列信號發(fā)生器　162 5.6.1　計(jì)數(shù)型序列信號發(fā)生器　162 5.6.2　移存型序列信號發(fā)生器　163 5.7　應(yīng)用舉例：籃球競賽24秒定時(shí)電路　164 小　結(jié)　166 自我檢驗(yàn)題　167 習(xí)　題　168 實(shí)踐訓(xùn)練　174 6　硬件描述語言Verilog HDL　175 6.1　概 述　175 6.2　Verilog HDL入門　175 6.2.1　Verilog HDL的基本結(jié)構(gòu)　175 6.2.2　簡單Verilog HDL實(shí)例　176 6.2.3　邏輯功能的仿真與測試　178 6.3　Verilog HDL基本語法規(guī)則　180 6.3.1詞法規(guī)定　180 6.3.2邏輯值集合與常數(shù)的表示　181 6.3.3數(shù)據(jù)類型　183 6.4　Verilog HDL結(jié)構(gòu)級建�！�185 6.4.1　多輸入門　185 6.4.2　多輸出門　186 6.4.3　三態(tài)門　186 6.4.4　門級建模舉例　187 6.4.5　分層次的電路設(shè)計(jì)方法　188 6.5　Verilog HDL數(shù)據(jù)流建�！�191 6.5.1　數(shù)據(jù)流建模語法　191 6.5.2　帶有參數(shù)的組合邏輯電路建�！�192 6.5.3　Verilog HDL運(yùn)算符　194 6.5.4　運(yùn)算符的優(yōu)先級別　199 6.6　Verilog HDL行為級建模　199 6.6.1　行為級建�；�礎(chǔ)　199 6.6.2　觸發(fā)器與移位寄存器的行為級建模　205 6.6.3　計(jì)數(shù)器的行為級建�！�207 6.6.4　狀態(tài)圖的行為級建模　208 6.7　數(shù)字鐘電路設(shè)計(jì)　210 小　結(jié)　214 自我檢驗(yàn)題　214 習(xí)　題　215 實(shí)踐訓(xùn)練　220 7　邏輯門電路　221 7.1　CMOS邏輯門電路　221 7.1.1　MOS管的開關(guān)特性　221 7.1.2　CMOS反相器　223 7.1.3　CMOS與非門和或非門　225 7.1.4　CMOS傳輸門　227 7.1.5　CMOS三態(tài)輸出和漏極開路輸出門電路　229 7.2　TTL邏輯門電路　235 7.2.1　BJT的開關(guān)特性　235 7.2.2　TTL反相器　236 7.2.3　TTL與非和或非門電路　237 7.3　邏輯門電路使用中的幾個(gè)實(shí)際問題　239 7.3.1　各種門電路之間的接口問題　239 7.3.2　門電路帶負(fù)載時(shí)的接口電路　242 7.3.3　抗干擾措施　243 7.3.4　差分信號傳輸　244 小　結(jié)　244 自我檢驗(yàn)題　245 習(xí)　題　245 實(shí)踐訓(xùn)練　250 8　半導(dǎo)體存儲(chǔ)器　251 8.1　存儲(chǔ)器的基本概念　251 8.1.1　存儲(chǔ)器的基本結(jié)構(gòu)　251 8.1.2　存儲(chǔ)器的分類及性能指標(biāo)　252 8.2　只讀存儲(chǔ)器（ROM）　252 8.2.1　固定ROM　252 8.2.2　ROM的分類　255 8.2.3　ROM的應(yīng)用　259 8.3　隨機(jī)存取存儲(chǔ)器（RAM）　262 8.3.1　RAM的基本結(jié)構(gòu)　263 8.3.2　SRAM存儲(chǔ)單元　263 8.3.3　DRAM存儲(chǔ)單元　264 8.3.4　同步RAM　265 8.3.5　雙口RAM　266 8.3.6　FIFO　267 8.3.7　存儲(chǔ)容量的擴(kuò)展　267 8.4　應(yīng)用舉例：用存儲(chǔ)器實(shí)現(xiàn)字符顯示　269 小　結(jié)　269 自我檢驗(yàn)題　270 習(xí)　題　271 實(shí)踐訓(xùn)練　272 第9章　可編程邏輯器件　273 本章討論的問題　273 9.1　概 述　273 9.1.1　PLD器件的分類　273 9.1.2　PLD器件的符號　274 9.2　簡單可編程邏輯器件　275 9.2.1　與-或陣列實(shí)現(xiàn)組合邏輯函數(shù)的原理　276 9.2.2　SPLD實(shí)現(xiàn)時(shí)序邏輯電路的原理　279 9.2.3　GAL器件的基本結(jié)構(gòu)及工作原理　281 9.3　復(fù)雜可編程邏輯器件　283 9.3.1　傳統(tǒng)CPLD的基本結(jié)構(gòu)　283 9.3.2　基于查找表的CPLD結(jié)構(gòu)　284 9.4　現(xiàn)場可編程門陣列　285 9.4.1　查找表實(shí)現(xiàn)邏輯函數(shù)的基本原理　286 9.4.2　FPGA的一般結(jié)構(gòu)　288 9.5　可編程邏輯器件的一般開發(fā)流程　293 9.6　基于FPGA籃球競賽 24 s定時(shí)器電路設(shè)計(jì)　295 小結(jié)　297 自我檢驗(yàn)題　297 習(xí)　題　298 實(shí)踐訓(xùn)練　301 10　數(shù)模和模數(shù)轉(zhuǎn)換器　303 10.1　D/A轉(zhuǎn)換器　304 10.1.1　權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器　304 10.1.2　倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器　306 10.1.3　權(quán)電流型D/A轉(zhuǎn)換器　309 10.1.4　電阻串聯(lián)分壓式D/A轉(zhuǎn)換器　309 10.1.5　D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)　311 10.2　A/D轉(zhuǎn)換器　312 10.2.1　A/D轉(zhuǎn)換的一般工作過程　312 10.2.2　并行比較型A/D轉(zhuǎn)換器　315 10.2.3　逐次比較型A/D轉(zhuǎn)換器　317 10.2.4　雙積分式A/D轉(zhuǎn)換器　320 10.2.5　A/D轉(zhuǎn)換器的主要技術(shù)指標(biāo)　323 10.3　應(yīng)用舉例：可編程波形產(chǎn)生器　325 小　結(jié)　327 自我檢驗(yàn)題　327 習(xí)　題　329 實(shí)踐訓(xùn)練　333 11　脈沖波形的變換與產(chǎn)生　333 11.1　555定時(shí)器　333 11.1.1　555定時(shí)器的電路結(jié)構(gòu)　333 11.1.2　555定時(shí)器的工作原理　334 11.2　施密特觸發(fā)電路　335 11.2.1　用555定時(shí)器組成的施密特觸發(fā)電路　335 11.2.2　集成施密特觸發(fā)電路　337 11.2.3　施密特觸發(fā)電路的應(yīng)用　337 11.3　單穩(wěn)態(tài)電路　339 11.3.1　用555定時(shí)器組成的單穩(wěn)態(tài)電路　339 11.3.2　集成單穩(wěn)態(tài)電路　343 11.3.3　單穩(wěn)態(tài)電路的應(yīng)用　345 11.4多諧振蕩電路　346 11.4.1　用555組成的多諧振蕩電路　346 11.4.2　用施密特觸發(fā)電路組成的多諧振蕩電路　348 11.4.3　石英晶體多諧振蕩電路　349 11.5　應(yīng)用舉例：雙音報(bào)警電路　351 小　結(jié)　352 自我檢驗(yàn)題　352 習(xí)　題　353 實(shí)踐訓(xùn)練　361