本書講解了 SystemVerilog 的基本語法和工作原理，同時(shí)結(jié)合了 UVM 驗(yàn)證方法學(xué)中的驗(yàn)證技術(shù)知識(shí)。講述的內(nèi)容主要包括：基本數(shù)據(jù)類型、接口、類、隨機(jī)化、約束、進(jìn)程同步、功能覆蓋和 DPI 技術(shù)。書中使用了約 270 個(gè)完整實(shí)例，詳細(xì)說明了每個(gè)知識(shí)點(diǎn)在實(shí)際項(xiàng)目中的應(yīng)用。最后使用學(xué)過的驗(yàn)證技術(shù)搭建一個(gè)基于SystemVerilog 的簡單驗(yàn)證平臺(tái)。書中還介紹了 UVM 中的一些關(guān)鍵技術(shù)，主要包括：繼承和派生，拷貝函數(shù)、單例類、測試登記表、代理類和工廠機(jī)制。為接下來系統(tǒng)學(xué)習(xí) UVM 驗(yàn)證方法學(xué)打下堅(jiān)實(shí)的基礎(chǔ)。