第1章 數(shù)字電路基礎(chǔ)
1.1 數(shù)字電路概述
1.1.1 模擬信號(hào)與數(shù)字信號(hào)
1.1.2 數(shù)字信號(hào)的表示方法
1.1.3 數(shù)字電路
1.2 數(shù)制和碼制
1.2.1 幾種常用數(shù)制
1.2.2 不同數(shù)制之間的相互轉(zhuǎn)換
1.2.3 碼制
1.3 二進(jìn)制算術(shù)運(yùn)算
1.4 邏輯代數(shù)基礎(chǔ)
1.4.1 邏輯代數(shù)的三種基本運(yùn)算
1.4.2 邏輯代數(shù)的基本公式和常用公式
1.4.3 邏輯代數(shù)的基本規(guī)則
1.5 邏輯函數(shù)的化簡(jiǎn) 第1章 數(shù)字電路基礎(chǔ) 
1.1 數(shù)字電路概述 
1.1.1 模擬信號(hào)與數(shù)字信號(hào) 
1.1.2 數(shù)字信號(hào)的表示方法 
1.1.3 數(shù)字電路 
1.2 數(shù)制和碼制 
1.2.1 幾種常用數(shù)制 
1.2.2 不同數(shù)制之間的相互轉(zhuǎn)換 
1.2.3 碼制 
1.3 二進(jìn)制算術(shù)運(yùn)算 
1.4 邏輯代數(shù)基礎(chǔ) 
1.4.1 邏輯代數(shù)的三種基本運(yùn)算 
1.4.2 邏輯代數(shù)的基本公式和常用公式 
1.4.3 邏輯代數(shù)的基本規(guī)則 
1.5 邏輯函數(shù)的化簡(jiǎn) 
1.5.1 邏輯函數(shù)的最簡(jiǎn)形式及變換 
1.5.2 邏輯函數(shù)的公式化簡(jiǎn)法 
1.5.3 用卡諾圖化簡(jiǎn)邏輯函數(shù) 
1.6 邏輯關(guān)系描述方法的相互轉(zhuǎn)換 
1.6.1 用波形圖描述邏輯函數(shù) 
1.6.2 邏輯函數(shù)描述方法間的轉(zhuǎn)換 
1.7 硬件描述語(yǔ)言VHDL簡(jiǎn)介 
1.7.1 VHDL的基本結(jié)構(gòu) 
1.7.2 VHDL的語(yǔ)言元素 
1.7.3 VHDL的基本語(yǔ)句 
本章小結(jié) 
自測(cè)題 
習(xí)題1 
第2章 邏輯門(mén)電路 
2.1 半導(dǎo)體器件的開(kāi)關(guān)特性 
2.1.1 半導(dǎo)體二極管的開(kāi)關(guān)特性 
2.1.2 晶體三極管的開(kāi)關(guān)特性 
2.2 分立元件門(mén)電路 
2.3 TTL集成邏輯門(mén) 
2.3.1 TTL與非門(mén)的電路結(jié)構(gòu)與工作原理 
2.3.2 TTL與非門(mén)的外部電氣特性與主要參數(shù) 
2.3.3 TTL與非門(mén)的改進(jìn)系列 
2.3.4 其他邏輯功能的TTL門(mén)電路 
2.3.5 TTL集電極開(kāi)路門(mén)OC門(mén)和三態(tài)輸出門(mén)TS門(mén) 
2.3.6 TTL門(mén)電路的使用規(guī)則 
*2.4 其他類(lèi)型的雙極型數(shù)字集成電路 
2.4.1 發(fā)射極耦合邏輯ECL門(mén) 
2.4.2 集成注入邏輯I2L門(mén) 
2.5 CMOS邏輯門(mén) 
2.5.1 MOS管的開(kāi)關(guān)特性 
2.5.2 CMOS反相器 
2.5.3 其他邏輯功能的CMOS門(mén)電路 
2.5.4 CMOS傳輸門(mén) 
2.5.5 CMOS漏極開(kāi)路門(mén)與CMOS三態(tài)輸出門(mén) 
2.5.6 各種系列CMOS數(shù)字集成電路的比較 
2.5.7 CMOS門(mén)電路的使用規(guī)則 
*2.6 Bi-CMOS門(mén)電路 
2.7 門(mén)電路的VHDL描述 
本章小結(jié) 
自測(cè)題 
習(xí)題2 
第3章 組合邏輯電路 
3.1 概述 
3.2 基于門(mén)電路的組合邏輯電路的分析與設(shè)計(jì) 
3.2.1 基于門(mén)電路的組合邏輯電路的分析 
3.2.2 基于門(mén)電路的組合邏輯電路的設(shè)計(jì) 
3.3 常用集成中規(guī)模組合邏輯電路 
3.3.1 編碼器 
3.3.2 譯碼器 
3.3.3 數(shù)據(jù)選擇器 
3.3.4 數(shù)值比較器 
3.3.5 加法器 
3.4 中規(guī)模組合邏輯電路的應(yīng)用 
3.4.1 譯碼器的應(yīng)用 
3.4.2 數(shù)據(jù)選擇器的應(yīng)用 
3.4.3 全加器的應(yīng)用 
3.5 競(jìng)爭(zhēng)-冒險(xiǎn) 
3.5.1 競(jìng)爭(zhēng)-冒險(xiǎn)的基本概念 
3.5.2 競(jìng)爭(zhēng)-冒險(xiǎn)的判斷方法 
3.5.3 競(jìng)爭(zhēng)-冒險(xiǎn)的消除方法 
3.6 組合邏輯電路的VHDL描述 
3.6.1 編碼器的VHDL描述 
3.6.2 譯碼器的VHDL描述 
3.6.3 4選1數(shù)據(jù)選擇器的VHDL描述 
本章小結(jié) 
自測(cè)題 
習(xí)題3 
第4章 觸發(fā)器 
4.1 概述 
4.2 基本RS觸發(fā)器 
4.2.1 與非門(mén)組成的基本RS觸發(fā)器 
4.2.2 或非門(mén)組成的基本RS觸發(fā)器 
4.2.3 應(yīng)用舉例 
4.3 同步觸發(fā)器 
4.3.1 同步RS觸發(fā)器 
4.3.2 同步D觸發(fā)器 
4.3.3 同步觸發(fā)器的空翻現(xiàn)象 
4.4 主從觸發(fā)器 
4.4.1 主從RS觸發(fā)器 
4.4.2 主從JK觸發(fā)器 
4.4.3 其他主從結(jié)構(gòu)的觸發(fā)器 
4.5 邊沿觸發(fā)器 
4.5.1 維持-阻塞邊沿D觸發(fā)器 
4.5.2 用CMOS傳輸門(mén)組成的邊沿D觸發(fā)器 
4.5.3 利用傳輸延遲時(shí)間的邊沿JK觸發(fā)器 
4.6 觸發(fā)器的電路結(jié)構(gòu)和邏輯功能的關(guān)系 
4.7 集成觸發(fā)器簡(jiǎn)介及其應(yīng)用舉例 
4.8 觸發(fā)器的VHDL描述 
本章小結(jié) 
自測(cè)題 
習(xí)題4 
第5章 時(shí)序邏輯電路 
5.1 概述 
5.2 時(shí)序邏輯電路的分析 
5.2.1 分析時(shí)序邏輯電路的一般步驟 
5.2.2 寄存器和移位寄存器 
5.2.3 計(jì)數(shù)器 
5.3 時(shí)序邏輯電路的設(shè)計(jì) 
5.4 中規(guī)模集成時(shí)序邏輯電路及其應(yīng)用 
5.4.1 集成計(jì)數(shù)器的應(yīng)用 
5.4.2 寄存器的應(yīng)用 
5.5 順序脈沖發(fā)生器和序列信號(hào)發(fā)生器 
5.5.1 順序脈沖發(fā)生器 
5.5.2 序列信號(hào)發(fā)生器 
5.6 利用VHDL硬件描述語(yǔ)言的時(shí)序邏輯電路設(shè)計(jì) 
5.6.1 VHDL中的狀態(tài)描述 
5.6.2 一般時(shí)序邏輯電路的VHDL描述舉例 
5.6.3 狀態(tài)機(jī)及其VHDL描述 
本章小結(jié) 
自測(cè)題 
習(xí)題5 
第6章 脈沖信號(hào)的產(chǎn)生與整形 
6.1 概述 
6.2 施密特觸發(fā)器 
6.2.1 門(mén)電路構(gòu)成的施密特觸發(fā)器 
6.2.2 集成施密特觸發(fā)器 
6.2.3 用555定時(shí)器構(gòu)成的施密特觸發(fā)器 
6.2.4 施密特觸發(fā)器的應(yīng)用 
6.3 單穩(wěn)態(tài)觸發(fā)器 
6.3.1 門(mén)電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器 
6.3.2 集成單穩(wěn)態(tài)觸發(fā)器 
6.3.3 用555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器 
6.3.4 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用 
6.4 多諧振蕩器 
6.4.1 用門(mén)電路組成的多諧振蕩器 
6.4.2 石英晶體組成的多諧振蕩器 
6.4.3 由555定時(shí)器構(gòu)成的多諧振蕩器 
6.4.4 多諧振蕩器的應(yīng)用——燃?xì)庠钕ɑ鹇暪鈭?bào)警電路 
本章小結(jié) 
自測(cè)題 
習(xí)題6 
第7章 半導(dǎo)體存儲(chǔ)器 
7.1 概述 
7.1.1 半導(dǎo)體存儲(chǔ)器的特點(diǎn) 
7.1.2 半導(dǎo)體存儲(chǔ)器的分類(lèi) 
7.1.3 半導(dǎo)體存儲(chǔ)器的主要技術(shù)指標(biāo) 
7.1.4 半導(dǎo)體存儲(chǔ)器的相關(guān)概念 
7.2 只讀存儲(chǔ)器ROM 
7.2.1 固定ROM 
7.2.2 可編程ROM 
7.2.3 可擦除可編程ROM 
7.2.4 ROM芯片應(yīng)用舉例 
7.2.5 常用集成ROM存儲(chǔ)器芯片 
7.3 隨機(jī)存儲(chǔ)器RAM 
7.3.1 RAM的基本結(jié)構(gòu) 
7.3.2 SRAM的靜態(tài)存儲(chǔ)單元 
7.3.3 DRAM的動(dòng)態(tài)存儲(chǔ)單元 
7.4 存儲(chǔ)容量的擴(kuò)展 
7.4.1 位擴(kuò)展 
7.4.2 字?jǐn)U展 
7.4.3 字、位同時(shí)擴(kuò)展 
7.5 存儲(chǔ)器的VHDL描述 
7.5.1 只讀存儲(chǔ)器的VHDL描述 
7.5.2 隨機(jī)存儲(chǔ)器的VHDL描述 
本章小結(jié) 
自測(cè)題 
習(xí)題7 
第8章 可編程邏輯器件 
8.1 概述 
8.1.1 PLD的基本結(jié)構(gòu) 
8.1.2 PLD的分類(lèi) 
8.1.3 PLD的電路表示方法 
8.1.4 PLD的性能特點(diǎn) 
8.2 可編程陣列邏輯PAL 
8.2.1 PAL的基本電路結(jié)構(gòu) 
8.2.2 PAL的應(yīng)用舉例 
8.3 通用陣列邏輯器件GAL 
8.3.1 GAL的基本電路結(jié)構(gòu) 
8.3.2 GAL的輸出邏輯宏單元OLMC的組成結(jié)構(gòu) 
8.3.3 GAL的特點(diǎn) 
8.4 復(fù)雜可編程邏輯器件CPLD 
8.4.1 CPLD的基本結(jié)構(gòu) 
8.4.2 MAX7000系列的結(jié)構(gòu)和功能 
8.4.3 MAX7000系列中的宏單元 
8.4.4 邏輯陣列塊 
8.4.5 MAX7000系列的其他組成部分 
8.4.6 CPLD的特性 
8.5 現(xiàn)場(chǎng)可編程門(mén)陣列器件FPGA 
8.5.1 FPGA的基本結(jié)構(gòu) 
8.5.2 查找表的原理與結(jié)構(gòu) 
8.5.3 FLEX 10K系列的基本結(jié)構(gòu) 
8.5.4 FPGA的特點(diǎn) 
8.5.5 FPGA與CPLD在功能和性能上的主要差別 
8.6 基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì) 
8.6.1 基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì)流程 
8.6.2 設(shè)計(jì)舉例 
本章小結(jié) 
自測(cè)題 
習(xí)題8 
第9章 模數(shù)與數(shù)模轉(zhuǎn)換器 
9.1 數(shù)模D/A轉(zhuǎn)換器 
9.1.1 D/A轉(zhuǎn)換器的轉(zhuǎn)換特性及其主要技術(shù)指標(biāo) 
9.1.2 D/A轉(zhuǎn)換器的工作原理 
9.1.3 集成D/A轉(zhuǎn)換器及其應(yīng)用 
9.2 模數(shù)A/D轉(zhuǎn)換器 
9.2.1 A/D轉(zhuǎn)換器的基本原理及分類(lèi) 
9.2.2 并行比較型A/D轉(zhuǎn)換器 
9.2.3 逐次逼近型A/D轉(zhuǎn)換器 
9.2.4 雙積分型A/D轉(zhuǎn)換器 
9.2.5 A/D轉(zhuǎn)換器的主要技術(shù)指標(biāo) 
9.2.6 集成A/D轉(zhuǎn)換器及其應(yīng)用 
本章小結(jié) 
自測(cè)題 
習(xí)題9 
參考文獻(xiàn)