普通高等教育“十一五”國家級規(guī)劃教材·高等學(xué)校教材·電子信息：數(shù)字設(shè)計(jì)基礎(chǔ)與應(yīng)用（第2版）
定 價(jià)：33 元
- 作者：鄧元慶 ，關(guān)宇 ，賈鵬 ，等 著
- 出版時(shí)間：2010/2/1
- ISBN：9787302214069
- 出 版 社：清華大學(xué)出版社
- 中圖法分類：TN79
- 頁碼：371
- 紙張：膠版紙
- 版次：2
- 開本：16開
與傳統(tǒng)的數(shù)字電路教材相比，《數(shù)字設(shè)計(jì)基礎(chǔ)與應(yīng)用（第2版）》不僅介紹了數(shù)字電路的基本理論和經(jīng)典內(nèi)容，強(qiáng)化了中大規(guī)模數(shù)字集成電路應(yīng)用、數(shù)字系統(tǒng)設(shè)計(jì)以及電子設(shè)計(jì)自動(dòng)化等內(nèi)容，而且進(jìn)行了兩個(gè)較大膽的嘗試：將可編程邏輯器件的內(nèi)容分散在組合邏輯電路和時(shí)序邏輯電路中介紹，將VHDL語言及其應(yīng)用貫穿全書。不僅內(nèi)容新穎，結(jié)構(gòu)和意識(shí)上有所創(chuàng)新，而且分散了教學(xué)難點(diǎn)，更加方便教學(xué)。尤其是數(shù)字系統(tǒng)設(shè)計(jì)的內(nèi)容，既有基于MSI器件的設(shè)計(jì)方法，又有基于PLD的設(shè)計(jì)方法，令人耳目一新。
全書共7章，分別是數(shù)字邏輯基礎(chǔ)，組合邏輯電路分析與設(shè)計(jì)，時(shí)序邏輯基礎(chǔ)，同步時(shí)序電路分析與設(shè)計(jì)，數(shù)字系統(tǒng)設(shè)計(jì)，電子設(shè)計(jì)自動(dòng)化，數(shù)/模、模/數(shù)轉(zhuǎn)換與脈沖產(chǎn)生電路。各章配有大量例題、習(xí)題和自測題，書末附有自測題的參考答案、模擬試卷及參考答案和計(jì)算機(jī)仿真軟件Multisin 10簡介。將Multisin 10仿真軟件引入教材，有助于數(shù)字電路課程的教學(xué)與實(shí)驗(yàn)。
《數(shù)字設(shè)計(jì)基礎(chǔ)與應(yīng)用（第2版）》可作為電子、信息、雷達(dá)、通信、測控、計(jì)算機(jī)、電力系統(tǒng)及自動(dòng)化等電類專業(yè)和機(jī)電一體化等非電類專業(yè)的專業(yè)基礎(chǔ)課教材，也可作為相關(guān)專業(yè)工程技術(shù)人員的學(xué)習(xí)與參考用書。
《數(shù)字設(shè)計(jì)基礎(chǔ)與應(yīng)用（第2版）》建議學(xué)時(shí)為80學(xué)時(shí)。
《數(shù)字設(shè)計(jì)基礎(chǔ)與應(yīng)用(第2版)》介紹了數(shù)字電路的基本理論和經(jīng)典內(nèi)容，強(qiáng)化了中大規(guī)模數(shù)字集成電路應(yīng)用、數(shù)字系統(tǒng)設(shè)計(jì)以及電子設(shè)計(jì)自動(dòng)化等內(nèi)容，并且將可編程邏輯器件的內(nèi)容分散在組合邏輯電路和時(shí)序邏輯電路中介紹，將VHDL語言及其應(yīng)用貫穿全書。
數(shù)字電路與邏輯設(shè)計(jì)”是電子、信息、雷達(dá)、通信、測控、計(jì)算機(jī)、電力系統(tǒng)及自動(dòng)化等電類專業(yè)和機(jī)電一體化等非電類專業(yè)的一門重要的專業(yè)基礎(chǔ)課。作為該課程的主教材之一，《數(shù)字設(shè)計(jì)基礎(chǔ)與應(yīng)用》教材主要介紹數(shù)字設(shè)計(jì)的基礎(chǔ)理論及其應(yīng)用方法，包括數(shù)字邏輯基礎(chǔ)、組合邏輯電路分析與設(shè)計(jì)、時(shí)序邏輯基礎(chǔ)、同步時(shí)序電路分析與設(shè)計(jì)、數(shù)字系統(tǒng)設(shè)計(jì)、電子設(shè)計(jì)自動(dòng)化、數(shù)/模和模/數(shù)轉(zhuǎn)換與脈沖產(chǎn)生電路等7章內(nèi)容和三個(gè)附錄。本書第1版自2005年出版以來，受到了廣大師生的歡迎和專家的好評，并于2007年入選普通高等教育“十一五”國家級規(guī)劃教材。
這次再版，主要做了以下幾個(gè)方面的修訂工作：
（1）訂正第1版中的印刷錯(cuò)誤，修改對部分問題的描述方式，更新、刪減部分習(xí)題和自測題，增加教材的可讀性、可用性，體現(xiàn)教材的時(shí)代性。
（2）以附錄形式簡單介紹目前廣泛使用的計(jì)算機(jī)仿真軟件Multisim 10，并增加部分電路仿真習(xí)題。將Multisim 10仿真軟件引入教材，有助于數(shù)字電路課程的教學(xué)與實(shí)驗(yàn)。建議教師授課時(shí)，使用Multisim 10仿真軟件輔助數(shù)字電路的教學(xué)，并安排部分仿真實(shí)驗(yàn)項(xiàng)目，使學(xué)生熟練掌握先進(jìn)的仿真設(shè)計(jì)工具，實(shí)現(xiàn)教學(xué)手段、方法的重大飛躍。
（3）根據(jù)出版社提供的讀者反饋意見，增加了一份模擬試卷及參考答案。模擬試卷反映了教材的主要內(nèi)容和教學(xué)基本要求，無論對教師還是學(xué)生都具有參考價(jià)值。
修訂后的版本依然保持了第1版的基本特色：
（1）打牢基礎(chǔ)，培養(yǎng)能力。數(shù)字電路的經(jīng)典內(nèi)容在短時(shí)間內(nèi)不會(huì)有大的變化，基本理論更是數(shù)字設(shè)計(jì)的基礎(chǔ)，適當(dāng)介紹這些內(nèi)容，有助于打牢學(xué)生的專業(yè)理論基礎(chǔ)，培養(yǎng)學(xué)生迎接千變?nèi)f化挑戰(zhàn)的能力。
（2）內(nèi)容新穎，與時(shí)俱進(jìn)。數(shù)字技術(shù)日新月異，作為教材，必須緊跟時(shí)代的前進(jìn)步伐，使其盡可能快地反映數(shù)字技術(shù)和設(shè)計(jì)方法的最新成果�？删幊踢壿嬈骷鳛閿�(shù)字設(shè)計(jì)的主流器件，已經(jīng)大量應(yīng)用于數(shù)字電路和數(shù)字系統(tǒng)中；VHDL語言作為可編程邏輯器件的設(shè)計(jì)語言，已經(jīng)被所有PLD開發(fā)軟件接受；數(shù)字設(shè)計(jì)的規(guī)模越來越大，系統(tǒng)設(shè)計(jì)和電子設(shè)計(jì)自動(dòng)化已成為普遍采用的方法。所有這些新的技術(shù)、新的方法，都在本書中作為重點(diǎn)進(jìn)行介紹。教材中的所有VHDL源程序都在MAX+plusⅡ或QuartusⅡ中通過了調(diào)試，便于讀者使用或模仿。新增加的附錄C，更可以使讀者熟練掌握計(jì)算機(jī)仿真軟件Multisim 10的使用方法，使課堂教學(xué)變得生動(dòng)、形象，把實(shí)驗(yàn)室搬到課
堂、宿舍。
（3）分散難點(diǎn)，方便教學(xué)。無論是可編程邏輯器件和VHDL語言，還是數(shù)字系統(tǒng)設(shè)計(jì)與電子設(shè)計(jì)自動(dòng)化，其內(nèi)容都非常廣泛，且有一定的深度和難度。本書中將PLD的內(nèi)容分散到組合電路和時(shí)序電路中進(jìn)行介紹，將VHDL語言及其應(yīng)用貫穿全書，將數(shù)字系統(tǒng)設(shè)計(jì)和電子設(shè)計(jì)自動(dòng)化分兩章進(jìn)行介紹，有助于循序漸進(jìn)，分散難點(diǎn)，非常方便教學(xué)。
本書由解放軍理工大學(xué)鄧元慶教授主編，關(guān)宇教授和賈鵬、石會(huì)講師參編。鄧元慶編寫第3章、第4章、第5章，并負(fù)責(zé)編寫大綱的制定和全書的統(tǒng)稿、定稿及其他相關(guān)事宜；關(guān)宇編寫第1章和第2章，賈鵬編寫第6章和第7章，石會(huì)編寫附錄，楊云博士和尹廷輝副教授參與了本書中大量VHDL源程序的調(diào)試工作。清華大學(xué)出版社魏江江編輯為本書的出版付出了辛勤的勞動(dòng)，解放軍理工大學(xué)理學(xué)院的各級領(lǐng)導(dǎo)及編者的家人為本書的編寫提供了大量的支持，謹(jǐn)在此表示由衷的感謝。
由于時(shí)間倉促和編者水平有限，書中難免存在不妥之處，懇請讀者批評指正。
編 者
2009年11月于南京
第1章 數(shù)字邏輯基礎(chǔ)
1.1 數(shù)字設(shè)計(jì)引論
1.1.1 數(shù)字電路與數(shù)字系統(tǒng)
1.1.2 數(shù)字分析與數(shù)字設(shè)計(jì)
1.2 數(shù)制與編碼
1.2.1 數(shù)制
1.2.2 帶符號數(shù)的表示法
1.2.3 符號的編碼表示法
1.3 邏輯代數(shù)基礎(chǔ)
1.3.1 邏輯變量與基本的邏輯運(yùn)算
1.3.2 復(fù)合邏輯運(yùn)算與常用邏輯門
1.3.3 邏輯代數(shù)的基本定律與運(yùn)算規(guī)則
1.4 邏輯函數(shù)的描述方式
1.4.1 邏輯表達(dá)式與真值表
1.4.2 邏輯圖
1.4.3 積之和式與最小項(xiàng)表達(dá)式
1.4.4 和之積式與最大項(xiàng)表達(dá)式
1.5 邏輯函數(shù)的化簡
1.5.1 邏輯函數(shù)最簡的標(biāo)準(zhǔn)和代數(shù)化簡法
1.5.2 卡諾圖法化簡邏輯函數(shù)
1.5.3 非完全描述邏輯函數(shù)的化簡
習(xí)題1
自測題1
第2章 組合邏輯電路分析與設(shè)計(jì)
2.1 集成邏輯門
2.1.1 集成邏輯門系列
2.1.2 集成邏輯門的主要電氣指標(biāo)
2.1.3 邏輯電路的其他輸入、輸出結(jié)構(gòu)
2.2 常用MSI組合邏輯模塊
2.2.1 加法器
2.2.2 比較器
2.2.3 編碼器
2.2.4 譯碼器
2.2.5 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
2.3 組合型可編程邏輯器件
2.3.1 PLD的一般結(jié)構(gòu)與電路畫法
2.3.2 組合型PLD
2.4 組合邏輯電路分析
2.4.1 基本分析方法
2.4.2 分析實(shí)例
2.5 組合邏輯電路設(shè)計(jì)
2.5.1 基本設(shè)計(jì)方法
2.5.2 設(shè)計(jì)實(shí)例
2.6 組合邏輯電路的VHDL描述
2.6.1 VHDL源程序的基本結(jié)構(gòu)
2.6.2 VHDL的基本語法
2.6.3 用VHDL描述組合邏輯電路
2.7 組合邏輯電路中的險(xiǎn)象
2.7.1 險(xiǎn)象的來源、種類與識(shí)別方法
2.7.2 險(xiǎn)象的消除方法
習(xí)題2
自測題2
第3章 時(shí)序邏輯基礎(chǔ)
3.1 時(shí)序邏輯概述
3.1.1 時(shí)序邏輯電路的一般結(jié)構(gòu)
3.1.2 時(shí)序邏輯電路的描述方法
3.1.3 時(shí)序邏輯電路的一般分類
3.2 觸發(fā)器
3.2.1 SR觸發(fā)器
3.2.2 集成觸發(fā)器
3.3 計(jì)數(shù)器
3.3.1 異步計(jì)數(shù)器
3.3.2 同步計(jì)數(shù)器
3.3.3 計(jì)數(shù)器的應(yīng)用
3.4 移位寄存器
3.4.1 移位寄存器的一般結(jié)構(gòu)
3.4.2 MSI移位寄存器
3.4.3 移位寄存器的應(yīng)用
3.5 半導(dǎo)體存儲(chǔ)器
3.5.1 半導(dǎo)體存儲(chǔ)器的分類
3.5.2 隨機(jī)存取存儲(chǔ)器（RAM）
3.5.3 存儲(chǔ)器的容量擴(kuò)展
3.6 時(shí)序型可編程邏輯器件
3.6.1 通用陣列邏輯器件（GAL）
3.6.2 復(fù)雜可編程邏輯器件（CPLD）
3.6.3 PLD的開發(fā)與使用
習(xí)題3
自測題3
第4章 同步時(shí)序電路分析與設(shè)計(jì)
4.1 同步時(shí)序電路分析
4.1.1 基本分析方法
4.1.2 分析實(shí)例
4.2 基于觸發(fā)器的同步時(shí)序電路設(shè)計(jì)
4.2.1 設(shè)計(jì)步驟
4.2.2 導(dǎo)出原始狀態(tài)圖或狀態(tài)表
4.2.3 狀態(tài)化簡
4.2.4 狀態(tài)分配
4.2.5 設(shè)計(jì)舉例
4.3 基于MSI模塊的同步時(shí)序電路設(shè)計(jì)
4.3.1 設(shè)計(jì)方法
4.3.2 設(shè)計(jì)舉例
4.4 時(shí)序邏輯電路的VHDL描述
4.4.1 VHDL語法進(jìn)階
4.4.2 用VHDL描述時(shí)序電路
習(xí)題4
自測題4
第5章 數(shù)字系統(tǒng)設(shè)計(jì)
5.1 數(shù)字系統(tǒng)設(shè)計(jì)的一般過程
5.1.1 方案設(shè)計(jì)
5.1.2 邏輯劃分
5.1.3 算法設(shè)計(jì)
5.1.4 物理實(shí)現(xiàn)
5.2 節(jié)日彩燈控制系統(tǒng)設(shè)計(jì)
5.2.1 系統(tǒng)功能與使用要求
5.2.2 系統(tǒng)方案設(shè)計(jì)與邏輯劃分
5.2.3 控制算法設(shè)計(jì)
5.2.4 系統(tǒng)的物理實(shí)現(xiàn)
5.3 15位二進(jìn)制數(shù)密碼鎖系統(tǒng)設(shè)計(jì)
5.3.1 系統(tǒng)功能與使用要求
5.3.2 系統(tǒng)方案設(shè)計(jì)與邏輯劃分
5.3.3 控制算法設(shè)計(jì)
5.3.4 系統(tǒng)的物理實(shí)現(xiàn)
習(xí)題5
自測題5
第6章 電子設(shè)計(jì)自動(dòng)化
6.1 概述
6.1.1 EDA的發(fā)展歷程
6.1.2 EDA中的一些常用術(shù)語
6.1.3 硬件描述語言
6.1.4 EDA開發(fā)工具
6.1.5 基于ASIC的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法
6.2 可編程邏輯器件開發(fā)軟件QuartusⅡ
6.2.1 QuartusⅡ軟件簡介
6.2.2 QuartusⅡ軟件的使用
6.3 數(shù)字系統(tǒng)EDA實(shí)例
6.3.1 十字路口交通燈控制器
6.3.2 1/100秒計(jì)時(shí)控制器
習(xí)題6
自測題6
第7章 數(shù)/模、模/數(shù)轉(zhuǎn)換與脈沖產(chǎn)生電路
7.1 集成數(shù)/模轉(zhuǎn)換器
7.1.1 數(shù)/模轉(zhuǎn)換的基本概念
7.1.2 常用的數(shù)/模轉(zhuǎn)換技術(shù)
7.1.3 集成DAC的主要性能指標(biāo)
7.1.4 8位D/A轉(zhuǎn)換器DAC0832及其應(yīng)用
7.2 集成模/數(shù)轉(zhuǎn)換器
7.2.1 模/數(shù)轉(zhuǎn)換的一般過程
7.2.2 常用的模/數(shù)轉(zhuǎn)換技術(shù)
7.2.3 集成ADC的主要性能指標(biāo)
7.2.4 8位A/D轉(zhuǎn)換器ADC0809及其應(yīng)用
7.3 脈沖產(chǎn)生電路
7.3.1 多諧振蕩器
7.3.2 單穩(wěn)態(tài)觸發(fā)器
7.3.3 施密特觸發(fā)器
7.4 555定時(shí)器及其應(yīng)用
7.4.1 555定時(shí)器的功能與電路結(jié)構(gòu)
7.4.2 用555定時(shí)器構(gòu)成多諧振蕩器
7.4.3 用555定時(shí)器構(gòu)成單穩(wěn)態(tài)觸發(fā)器
7.4.4 用555定時(shí)器構(gòu)成施密特觸發(fā)器
習(xí)題7
自測題7
附錄A 自測題參考答案
附錄B 模擬試卷及參考答案
附錄C 計(jì)算機(jī)仿真軟件Multisim10
參考文獻(xiàn)
1.1.2數(shù)字分析與數(shù)字設(shè)計(jì)
數(shù)字分析（digtal analysis）就是針對已知的數(shù)字系統(tǒng)，分析其工作原理、確定輸入輸出信號之間的關(guān)系、明確整個(gè)系統(tǒng)及其各組成部件的邏輯功能。數(shù)字設(shè)計(jì)（digtal design）是和數(shù)字分析相反的過程，它是針對特定的設(shè)計(jì)任務(wù)，采用一定的設(shè)計(jì)手段，構(gòu)造一個(gè)符合設(shè)計(jì)要求的數(shù)字系統(tǒng)。本書重點(diǎn)介紹數(shù)字設(shè)計(jì)問題。
數(shù)字設(shè)計(jì)可以在不同層次上進(jìn)行。通常，邏輯設(shè)計(jì)的層次由高到低可以分為系統(tǒng)級（system level）、模塊級（module level）、門級（gate level）、晶體管級（transistor level）和物理級（physical level）。
系統(tǒng)級設(shè)計(jì)是數(shù)字系統(tǒng)設(shè)計(jì)的最高層次，在該層次的設(shè)計(jì)中，注重對數(shù)字系統(tǒng)整體功能的描述，又稱為行為級描述，通常不關(guān)心具體的實(shí)現(xiàn)方式。通過系統(tǒng)級設(shè)計(jì)，將整個(gè)數(shù)字系統(tǒng)分解為若干個(gè)相互聯(lián)系的功能模塊，并描述各模塊的外部屬性。系統(tǒng)級設(shè)計(jì)通常采用各種硬件描述語言（hardware description language，HDI。），以程序設(shè)計(jì)的方式描述系統(tǒng)各模塊的行為。
模塊級設(shè)計(jì)是在系統(tǒng)級設(shè)計(jì)基礎(chǔ)上，進(jìn)一步分解各功能模塊，描述其行為和功能。模塊級設(shè)計(jì)既可以用HDL編程實(shí)現(xiàn)，也可以用標(biāo)準(zhǔn)邏輯組件實(shí)現(xiàn)。
數(shù)字系統(tǒng)的邏輯功能最終可以表示為一組邏輯函數(shù)表達(dá)式，從而可以用邏輯門實(shí)現(xiàn)。邏輯門是實(shí)現(xiàn)基本邏輯運(yùn)算的最小數(shù)字硬件單元，用邏輯門實(shí)現(xiàn)邏輯函數(shù)是數(shù)字電路設(shè)計(jì)的基本內(nèi)容之一。圖1-3是一個(gè)可以實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)加法運(yùn)算的電路，稱為l位全加器（全加器的完整設(shè)計(jì)過程將在第2章討論）。數(shù)字電路的門級分析與設(shè)計(jì)是本書的重要內(nèi)容之一。
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